| 主权项 |
1.一种阵列式电子接点可靠性之测试方法,其系包括下列步骤:(a)提供一待测电子元件,在该待测电子元件基板底部之第一接点群中,以螺旋状方式或具规律之连续式回路设计使每二毗邻之接点形成短路,以形成一简单且标准之有序结构设计;(b)提供一相对测试电路板,于该测试电路板之基板表面设有第二接点群,并以反螺旋状方式或具规律之反向连续式回路设计将其分组使每二毗邻之接点形成短路,且其对应于该待测电子元件第一接点群的短路则为开路;(c)利用复数导电接点将该待测电子元件安装于该测试电路板上,并藉该导电接点导通该第一接点群及第二接点群,进而依该测试电路板之分组而将偶数个导电接点串联成一回路以形成复数个监测回路,且每一该监测回路之一端为电流输入端,另一端则为接地端;以及(d)测试每一该监测回路之电阻变化。2.如申请专利范围第1项所述之测试方法,其中于步骤(d)之后更包括下列步骤:(e)连续监测记录每一该监测回路之串联电阻値及其发生的异常事件;以及(f)判读该异常事件而得知某一特定监测回路之导电接点失效。3.如申请专利范围第1项所述之测试方法,其中于步骤(c)之后更可先经过一流焊(Reflow)制程。4.如申请专利范围第1项所述之测试方法,其中该导电接点之型态系选自针脚、焊球、焊料凸块及凸柱所组成之群组。5.如申请专利范围第1项所述之测试方法,其中该待测电子元件系为晶片之电子构装产品,例如球栅阵列封装(BGA);且该待测电子元件亦可为未经封装之半导体晶片。6.如申请专利范围第1项所述之测试方法,其中该待测电子元件系可由电子构装元件安装在一元件基座所形成者,进而藉该元件基座安装于该测试电路板上。7.如申请专利范围第1项所述之测试方法,其系将偶数个导电接点串联成一监测回路。8.如申请专利范围第1项所述之测试方法,其中于步骤(d)中,其系以一事件侦测器(Event Detector)进行测试。9.如申请专利范围第1项所述之测试方法,其中该第一接点群系为顺时钟或逆时钟方向由外向内或由内向外的螺旋状方式,而该第二接点群则为逆时钟或顺时钟方向由外向内或由内向外的反螺旋状方式。10.如申请专利范围第1项所述之测试方法,其中该监测回路系设有一临界电阻値及感应时间,当该监测回路之串联电阻値超过该临界电阻値即视为一异常事件。11.如申请专利范围第1项所述之测试方法,其中更可以该监测回路为基本单位,于进行监测电阻値变化之时,同时对该导电接点进行温度监测,以记录该导电接点发生异常变化之温度点。12.如申请专利范围第1项所述之测试方法,其中测试该监测回路之电阻变化为一即时且连续的监测。13.如申请专利范围第1项所述之测试方法,其系可同时对多个监测回路进行量测及监测。14.一种阵列式电子接点可靠性之测试结构,包括:一待测电子元件,在其基板底部之第一接点群中,以螺旋状方式或具规律之连续式回路设计使每二毗邻之接点形成短路;一测试电路板,于该测试电路板之基板表面设有第二接点群,并以反螺旋状方式或具规律之反向连续式回路设计将其分组使每二毗邻之接点形成短路,且其对应于该待测电子元件第一接点群的短路则为开路;以及复数导电接点,其系将该待测电子元件与该测试电路板连接在一起,并藉该导电接点导通该第一接点群及第二接点群,进而依该测试电路板之分组而将数个导电接点串联成一回路以形成复数个监测回路,且每一该监测回路之一端为电流输入端,另一端则为接地端。15.如申请专利范围第14项所述之测试结构,其中该导电接点之型态系选自针脚、焊球、焊料凸块及凸柱所组成之群组。16.如申请专利范围第14项所述之测试结构,其中该电子元件系为晶片之电子构装产品。17.如申请专利范围第14项所述之测试结构,其中该电子元件系可由电子构装元件安装在一元件基座所形成者,进而藉该元件基座焊接于该测试电路板上。18.如申请专利范围第14项所述之测试结构,其系将偶数个导电接点串联成一监测回路。19.如申请专利范围第14项所述之测试结构,其中其中该第一接点群系为顺时钟或逆时钟方向由外向内或由内向外的螺旋状方式,而该第二接点群则为逆时钟或顺时钟方向由外向内或由内向外的反螺旋状方式。20.如申请专利范围第14项所述之测试结构,其系以一事件侦测器(EventDetector)进行测试。21.如申请专利范围第14项所述之测试结构,其中该监测回路系设有一临界电阻値及感应时间,当该监测回路之串联电阻値超过该临界电阻値即视为一异常事件。22.如申请专利范围第14项所述之测试结构,其系可同时对多个监测回路进行量测及监测。图式简单说明:第一图为本发明之测试结构剖视图。第二图为本发明之待测电子元件的第一接点群回路示意图。第三图为本发明之测试电路板的第二接点群回路示意图。第四图为本发明之测试电路板第二接点群回路的另一实施例。 |
