| 主权项 |
1.一种半导体记忆装置,其主要特征备有:沿着列方向而存在之第1.第2以及第3资料滙流排(121),(122),(123);被配置在上述第1以及第2资料滙流排之间,在于前述第1及第2之资料滙流排读出资料具有呈行列状配置之多个记忆单元的第1记忆单元阵列(111);被配置在上述第2以及第3资料滙流排之间,在于前述第2及第3之资料滙流排读取资料,具有呈行列状配置之多个记忆单元的第2记忆单元阵列(112);在上述第1记忆单元阵列之一端,沿着行方向存在之第4资料滙流排(131);在上述第2记忆单元阵列之一端,沿着行方向存在之第5资料滙流排(132);选择性地连接上述第1资料滙流排与上述第4资料滙流排的第1切换电路(171);分别选择性地连接上述第2资料滙流排,上述第4资料滙流排以及上述第5资料滙流排的第2切换电路(172);选择性地连接上述第3资料滙流排与上述第5资料滙流排的第3切换电路(173);被连接到上述第4资料滙流排的第1缓冲电路(141);被连接到上述第5资料滙流排的第2缓冲电路(142);共同被连接到上述第1及第2缓冲电路的第6资料滙流排(15)及;在选择上述第1记忆单元阵列时,会控制上述第1切换电路使上述第1资料滙流排与上述第4资料滙流排连接,且同时控制上述第2切换电路使上述第2资料滙流排与上述第5资料滙流排连接,而在选择上述第2记忆单元阵列时,会控制上述第2切换电路使上述第2资料滙流排与上述第4资料滙流排连接,且同时控制上述第3切换电路使上述第3资料滙流排与上述第5资料滙流排连接而构成之控制电路(20)。2.如申请专利范围第1项之半导体记忆装置,上述第1记忆单元阵列包括沿着行方向存在,且两端分别被连接到第1感测放大电路群以及第2感测放大电路群之第1位元线群,上述第2记忆单元阵列包括沿着行方向存在,且两端分别被连接到上述第2感测放大电路群以及第3感测放大电路群之第2位元线群,上述第1以及第2位元线分别经由第1以及第2转送闸被连接到上述第2感测放大电路群,上述第1感测放大电路群被选择性地连接到上述第1资料滙流排,上述第2感测放大电路群被选择性地连接到上述第2资料滙流排,上述第3感测放大电路群被选择性地连接到上述第3资料滙流排。3.如申请专利范围第1项之半导体记忆装置,更备有:沿着列方向而存在之第7.第8以及第9资料滙流排;被配置在上述第7以及第8资料滙流排之间,在于前述第7及第8之资料滙流排读出资料,具有呈行列状配置之多个记忆单元的第3记忆单元阵列及;被配置在上述第8以及第9资料滙流排之间,在于前述第8及第9之资料滙流排读出资料,具有呈行列状配置之多个记忆单元的第4记忆单元阵列;在上述第1切换电路被选择性地连接到上述第7资料滙流排与上述第4资料滙流排,上述第2切换电路被选择性地连接到上述第8资料滙流排与上述第4以及上述第5资料滙流排,上述第3切换电路被选择性地连接到上述第9资料滙流排与上述第5资料滙流排,上述控制电路,在选择上述第3记忆单元阵列时,会控制上述第1切换电路使上述第7资料滙流排与上述第4资料滙流排连接,且同时控制上述第2切换电路使上述第8资料滙流排与上述第5资料滙流排连接,而在选择上述第4记忆单元阵列时,会控制上述第2切换电路使上述第8资料滙流排与上述第4资料滙流排连接,且同时控制上述第3切换电路使上述第9资料滙流排与上述第5资料滙流排连接。4.如申请专利范围第3项之半导体记忆装置,上述第1记忆单元阵列包含沿着行方向存在,而两端分别被连接到第1感测放大电路群以及第2感测放大电路群之第1位元线群,上述第2记忆单元阵列包含沿着行方向存在,而两端分别被连接到上述第2感测放大电路群以及第3感测放大电路群之第2位元线群,上述第1以及第2位元线群分别经由第1以及第2转送闸被连接到上述第2感测放大电路群,上述第1感测放大电路群被选择性地连接到上述第1资料滙流排,上述第2感测放大电路群被选择性地连接到上述第2资料滙流排,而上述第3感测放大电路群被选择性地连接到上述第3资料滙流排,上述第3记忆单元阵列包含沿着行方向存在,而两端分别被连接到第4感测放大电路群以及第5感测放大电路群的第3位元线群,上述第4记忆单元阵列包含沿着行方向存在,而两端分别被连接到上述第5感测放大电路群以及第6感测放大电路群之第4位元线群,上述第3以及第4位元线分别经由第3以及第4转送闸被连接到上述第5感测放大电路群,上述第4感测放大电路群被选择性地连接到上述第7资料滙流排,上述第5感测放大电路群被选择性地连接到上述第8资料滙流排,而上述第6感测放大电路群被选择性地连接到上述第9资料滙流排。5.如申请专利范围第2项之半导体记忆装置,更备有:进行上述第1记忆单元阵列的行选择,且被挟于上述第1记忆单元阵列与上述第1缓冲电路之间而配置之第1行解码电路(161)及;进行上述第2记忆单元阵列之行选择,且被挟于上述第2记忆单元阵列与上述第2缓冲电路之间而配置的第2行解码电路(162)。6.如申请专利范围第4项之半导体记忆装置,更备有:进行上述第1记忆单元阵列之行选择,且被挟于上述第1记忆单元阵列与上述第1缓冲电路之间而配置的第1行解码电路;进行上述第2记忆单元阵列之行选择,且被挟于上述第2记忆单元阵列与上述第2缓冲电路之间而配置的第2行解码电路;进行上述第3记忆单元阵列之行选择,且被挟于上述第3记忆单元阵列与上述第1缓冲电路之间而配置的第3行解码电路及;进行上述第4记忆单元阵列之行选择,且被挟于上述第4记忆单元与上述第2缓冲电路之间的第4行解码电路。图式简单说明:图1系表本创作之主要部分的电路构成图。图2系表图1所示之电路的动作图。图3系表图1所示之电路的动作图。图4系表本创作之实施例的平面图。图5系详细地表示图4之主要部分的电路图。图6系更详细地表示图5之主要部分的电路图。图7系更详细地表示图6之主要部分的电路图。图8系更详细地表示其他之主要部分的电路构成图。图9系更详细地表示图8之主要部分的电路图。图10系更详细地表示其他之主要部分的电路图。图11系表习知之半导体记忆装置之资料滙流排之构成以及其连接关系的电路构成图。 |
