| 主权项 |
1.一种制造半导体元件之方法,该方法包括:形成一元件隔离区于一半导体基底上以定义出一主动区,而该半导体基底具有一记忆胞排列区及一周边线路区;形成一第一绝缘层于该半导体基底上;形成一材料层图案于该第一绝缘层之上,其中,该材料层图案层具有第一开口部份,该第一开口部份分别定义出该记忆胞排列区中之一储存节点接触窗开口,以及定义出该周边线路区中之一金属内连线接触窗开口;形成一第二绝缘层于该材料层图案上,且该材料层图案对于该第一绝缘层及该第二绝缘层有一蚀刻选择比;形成一凹槽罩幕图案于该第二绝缘层上,其中,该凹槽罩幕图案具有第二开口部份,该第二开口部份至少对准周边线路区中的该第一开口部份,该第二开口部份大于该第一开口部份;利用该凹槽罩幕为蚀刻罩幕且蚀刻该第二绝缘层而停止蚀刻于该材料层图案以形成第一接触开口,而且在该周边线路区,至少由该第一接触开口来蚀刻该第一绝缘层的曝露部份藉以至少形成一自动对准一该第一接触开口的第二接触开口;以及在该第一接触开口及该第二接触开口内填入一导电材料而且分别在该第一接触开口及该第二接触开口内形成一第一金属内连线及在该第一接触开口内形成一第二金属内连线。2.如申请专利范围第1项所述之方法,其中该材料层图案对于该第一绝缘层及该第二绝缘层的该蚀刻选择比至少是1:5。3.如申请专利范围第1项所述之方法,其中该材料层图案的组成材料系选自未掺杂化的多晶矽,氮化材料,氮氧化矽(SiON)及氧化铝(Al2O3)其中之一种。4.如申请专利范围第1项所述之方法,其中该第二绝缘层的厚度至少是0.4微米。5.如申请专利范围第1项所述之方法,其中该导电材料系选自钨、氮化钛、铝、氮化钨及铜其中之一种。6.如申请专利范围第1项所述之方法,更进一步的步骤包含:形成一第三绝缘层于该第一金属内连线、该第二金属内连线及该第二绝缘层之上;形成一储存节点罩幕图案于该第三绝缘层上,其中该储存节点罩幕图案具有第三开口部份,该第三开口部份对准在记忆胞排列区中的该第一开口部份,而且该第三开口部份大于该第一开口部份;以及利用该储存节点罩幕图案为蚀刻罩幕,而且蚀刻该第三及该第二绝缘层并停止蚀刻于该材料层以形成第三接触开口,而且由该第三接触开口来蚀刻该第一绝缘层的曝露部份以形成对准该第三接触开口的第四接触开口。7.一种制造半导体元件之方法,该方法包括:形成一元件隔离区于一半导体基底上以定义出一主动区,其中,该半导体基底具有一记忆胞排列区及一周边线路区;形成一第一绝缘层于该半导体基底上;形成一材料层图案于该第一绝缘层上,其中,该材料层图案具有第一开口部份,该第一开口部份定义出该记忆胞排列区中之一储存节点接触开口而且定义出该周边线路区中之一金属内连线接触开口;形成一第二绝缘层于该材料层图案上;形成一储存节点罩幕图案于该第二绝缘层上,其中,该储存节点罩幕图案具有第二开口部份,该第二开口部份对准在该记忆胞排列区中的该第一开口部份;利用该储存节点罩幕图案为蚀刻罩幕,蚀刻该第二绝缘层并停止蚀刻于该材料层图案以形成第一接触开口,而且由该第一接触开口来蚀刻该第一绝缘层的曝露部份以形成自动对准该第一接触开口的第二接触开口;形成为储存节点的一第一导电层和形成为平板节点的一介电层及一第二导电层于该第一及该第二接触开口内,藉以形成一电容器;形成一第三绝缘层于该半导体基底的整个表面上,其中,该材料层图案对于该第一绝缘层、该第二绝缘层及该第三绝缘层有一蚀刻选择比;形成一凹槽罩幕图案于该第三绝缘层之上,其中,该凹槽罩幕图案具有第三开口部份,该第三开口部份对准周边线路区中的该第一开口部份;利用该凹槽罩幕为蚀刻罩幕,蚀刻该第三绝缘层并停止蚀刻于该材料层图案以形成第三接触开口,而且在该周边线路区,至少由一该第三接触开口来蚀刻该第一绝缘层的曝露部份藉以至少形成一自动对准一该第三接触开口的一第四接触开口;以及在第三接触开口及第四接触开口内填入一导电材料以分别在第三及第四接触开口内形成一第一金属内连线及在第三接触开口内形成一第二金属内连线。8.如申请专利范围第7项所述之方法,其中该材料层图案对于该第一绝缘层及该第二绝缘层的该蚀刻选择比至少是1:5。9.如申请专利范围第7项所述之方法,其中该材料层图案的组成材料系选自未掺杂化的多晶矽,氮化物,氮氧化矽(SiON)及氧化铝(Al2O3)其中之一种。10.如申请专利范围第7项所述之方法,其中该第二绝缘层的厚度至少是0.4微米。11.如申请专利范围第7项所述之方法,该导电材料系选自钨、氮化钛、铝、氮化钨及铜其中之一种。12.一种半导体元件,包括:一第一绝缘层,其中该第一绝缘层形成于该半导体基底上,且该半导体基底具有一记忆胞排列区及一周边线路区;一第二绝缘层,其中该第二绝缘层形成于该材料层图案上;一材料层图案,其中该材料层图案形成于该第一绝缘层上,而且该材料层图案具有开口部份,且该材料层图案对于该第一绝缘层及该第二绝缘层有一蚀刻选择比;一电容器及一金属内连线,其中,该金属内连线形成于该第二绝缘层之内,并经过由该材料层图案曝露的该第一绝缘层分别与在该记忆胞排列区及该周边线路区的该半导体基底电性相连。13.如申请专利范围第12项所述之该半导体元件,其中该材料层图案的组成材料系选自未掺杂他的多晶矽,氮化物,氮氧化矽(SiON)及氧化铝(Al2O3)其中之一种。14.如申请专利范围第12项所述之该半导体元件,其中该导电材料系选自钨、氮化钛、铝、氮化钨及铜其中之一种。图式简单说明:第1A至1E图系根据本发明,沿字元线方向,在制作半导体记忆元件之选择性的流程步骤中的半导体基底剖面图;第2A至2E图系根据本发明,沿位元线方向,在制作半导体记忆元件之选择性的流程步骤中的半导体基底剖面图;以及第3A至3E图系根据本发明,沿字元线方向,在制作半导体记忆元件之选择性的流程步骤中的周边线路区之半导体基底剖面图。 |
