| 主权项 |
1.一种MRAM装置(8),包含有:一阵列(10)之记忆体胞元(12);多条字组线(14),交叉该等记忆体胞元(12);多条位元线(16),交叉该等记忆体胞元(12);及一电路(24),包括针对各记忆体胞元方块的一个行驱动器(32),各记忆体胞元方块包括多条位元线(16)及多个记忆体胞元(12),各个行驱动器(32)在一写入操作期间把一电流脉波提供到一对应方块中的一经选定位元线,该等行驱动器(32)于不同时间来写入到至少一些不同方块。2.依据申请专利范围第1项之装置,其中该电路(24)包括用来产生针对该等行驱动器(32)的写入致能脉波之至少一组件(122),该等写入致能脉波依序供应到该等行驱动器(32),各写入致能脉波使一个行驱动器(32)产生一电流脉波,藉此电流脉波被依序供应到该等记忆体胞元方块。3.依据申请专利范围第2项之装置,其中该电路(24)包括针对各方块的一脉波产生器(122),各脉波产生器(122)具有用来提供一写入致能信号的一输出,各写入致能信号使一个行驱动器(32)产生一电流脉波,该等脉波产生器(122)系连接于以一第一方块的该脉波产生器(122)开始而以一最后方块之该脉波产生器(122)结束的涟波写入致能脉波。4.依据申请专利范围第3项之装置,其更包含耦合至该最后方块之一个行驱动器(32)用来指出该等行驱动器(32)之可操作性的一闸件(41)。5.依据申请专利范围第1项之装置,其中该电路(24)包括多个第一切换器(114)、多个第二切换器(118)、多个第三切换器(126)及多个第四切换器(132),该等第一切换器(114)在一写入操作期间把未经选定字组线之第一端耦合至一高阻抗;该等第二切换器(118)在一写入操作期间把未经选定字组线之第二端耦合至一高阻抗;该等第三切换器(126)在一写入操作期间把未经选定位元线之第一端耦合至一高阻抗;且该等第四切换器(132)在一写入操作期间把未经选定位元线之第二端耦合至一高阻抗。6.依据申请专利范围第5项之装置,其中一第一切换器(114)在一写入操作期间把一参考电位施加至一经选定字组线之第一端;其中一第二切换器(118)在一写入操作期间把一个列写入电位施加至一经选定字组线之第二端;其中一第三切换器(126)在一写入操作期间把一参考电位和一第一个行写入电位中之一个施加至一经选定位元线之第一端;且其中一第四切换器(132)在一写入操作期间把一参考电位和一第二个行写入电位中之一个施加至一经选定位元线之第二端。7.依据申请专利范围第6项之装置,其更包含用来把该等第一和第二写入电位施加至该等第三和第四切换器(126.132)的一主-从驱动器(124-130)。8.依据申请专利范围第5项之装置,其更包含针对各方块的一感测放大器(40);其中一第一切换器(114)在一读取操作期间把一读取参考电位施加至一经选定字组线之第二端;且其中各第三切换器(126)在一读取操作期间把一经选定位元线之第二端耦合至一感测放大器(40)。图式简单说明:第1图系依据本发明包括一阵列之记忆体胞元和一写入电路的MRAM装置之说明图;第2a和2b图系一SDT接合面记忆体胞元之磁化定向的说明图;第3图系一记忆体胞元和其交叉字组和位元线在写入操作期间的说明图;第4图系一写入电路方块和一对应记忆体胞元方块的说明图;第5(a)至5(d)图系供写入电路用的列和行之驱动器开关的说明图;第6图系供写入电路用的一个行主∕从写入驱动器之说明图;第7图系用来在行读取∕写入驱动器间传播一写入致能信号的电路之说明图;第8图系第7图之电路的一时序图;第9图系使用写入电路来写入到一方块之记忆体胞元的方法之流程图;第10图系依据本发明的一MRAM晶片之说明图;及第11图系包括一或更多MRAM晶片的机器之说明图。 |
