| 主权项 |
1.一种具有掺杂成P型的半导体层(12)及掺杂成N型的半导体层的装置,该装置在该掺杂成P型之半导体层(12)与掺杂成N型的半导体层(14)(10)之间有过渡区,其中该过渡区在施加一股代表一过渡区的特性电压时,呈现一种齐纳(二极体)式贯穿,在该掺杂成P型的半导体层(12)与掺杂成N型的半导体层(14)(10)之间有多数过渡区,且该特性电压另外进入该整个装置的贯穿电压。2.如申请专利范围第1项之装置,其中:该半导体层(10)(12)(14)(20)(22)为高量掺杂者。3.如申请专利范围第1或2项之装置,其中:该半导体层(10)(12)(14)(20)有恒定的掺杂量。4.如申请专利范围第1或2项之装置,其中:该掺杂成P型的半导体层(12)及掺杂成N型的半导体层(14)以相同之浓度掺杂。5.如申请专利范围第1或2项之装置,其中:该掺杂成P型的半导体层(20)(22)至少构成二个组,该二组分别以不同浓度掺杂。6.如申请专利范围第1或2项之装置,其中:该掺杂成N型的半导体层至少构成二个组,该二组分别以不同浓度渗杂。7.如申请专利范围第1或2项之装置,其中:该半导体层(12)(14)(20)(22)设在一掺杂成N型的基质(10)上。8.如申请专利范围第1或2项之装置,其中:该半导体层设在一掺杂成P型的基质上。9.如申请专利范围第1或2项之装置,其中:该距基质(10)最远的半导体层的掺杂类型与基质(10)的掺杂类型相同。10.如申请专利范围第1或2项之装置,其中:该距基质最远的半导体层的掺杂类型与基质的掺杂类型不同。11.如申请专利范围第1或2项之装置,其中:该半导体层(12)(14)(20)(22)的厚度约4m。12.如申请专利范围第1或2项之装置,其中:该基质(10)厚度500m。13.如申请专利范围第1或2项之装置,其中:该掺杂浓度在21019原子/cm3范围中。14.如申请专利范围第1或2项之装置,其中:该掺杂成P型的半导体层(12)与掺杂成N型的半导体层(14)之间有10个过渡区。15.如申请专利范围第1或2项之装置,其中:该装置的上侧及下侧上各有金属接点(16)(18),延伸过其整个面积范围。16.如申请专利范围第1或2项之装置,其中:该半导体层(10)(12)(20)(22)为矽层。17.一种具有掺杂成P型的半导体层(12)(20)(22)及掺杂成N型的半导体层(14)(10)的装置的制造方法,该装置在该掺杂成P型的半导体层(12)(20)(22)与掺杂成N型的半导体层(14)(10)的装置的制造方法,该装置在该掺杂成P型的半导体层(12)(20)(22)与掺杂成N型的半导体层(14)(10)之间有过渡区,其中该过渡区在施加一股代表一过渡区特性的电压时显示一种齐纳式贯穿,在该掺杂成P型的半导体层(12)(20)(22)与掺杂式N型的半导体层(14)(10)之间有多数过渡区,且该特性电压呈加成方式进到整个装置的贯穿电压中,其中该方法包含利用外延法施覆该半导体层(12)(14)(20)(22)。18.如申请专利范围第17项之方法,其中:该外延法在1180℃发生。19.如申请专利范围第17或18项之方法,其中:该外延法以4m/分的生长速度达成。20.如申请专利范围第17或18项之方法,其中:在该装置的上侧及下侧溅镀上金属接点。21.如申请专利范围第17或18项之方法,其中:该装置在金属接点(16)(18)溅渡上去后,切分成个别的晶片。22.如申请专利范围第17或18项之方法,其中:将该晶片的边缘分开。23.如申请专利范围第17或18项之方法,其中:该薄矽板利用晶圆结合而组合成。图式简单说明:第1图系以示意方式显示一个本发明的装置的横截面图。第2图系显示依第1图之装置的一特性线。第3图系依第1图之装置的掺杂量轮廓图。第4图系以示意方式显示一本发明装置的另一实施例的一横截面图。第5图系依第4图之装置的一特性线。第6图系背景技术的一电路图。第7图系依第6图的装置的一特性线。 |
