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1.一种用以更新在半导体记忆体中的更新记忆体 单元之方法,其包含下列步骤: 提供一半导体记忆体,其在至少一正常记忆体阵列 与一相关的冗余记忆体阵列中分别具有正常记忆 体单元与冗余记忆体单元;及 可分别透过使用一列位址计数器及一冗余位址计 数器所产生的位址而独立更新该等正常记忆体单 元及该等冗余记忆体单元。2.如申请专利范围第1 项之方法,其进一步包含:透过使用对应该半导体 记忆体的一主保险丝信号而关闭耦合到未使用冗 余记忆体单元的冗余字线之步骤。3.如申请专利 范围第1项之方法,其进一步包含:关闭耦合到该等 有缺陷正常记忆体单元的正常字线之步骤。4.如 申请专利范围第3项之方法,其中该关闭步骤能以 一Cas-Before-Ras(CBR)更新模式、一自我更新模式、与 一自动使更新模式的其中任何一模式执行。5.如 申请专利范围第1项之方法,其中该更新步骤包含: 透过使用对应该半导体记忆体的一主保险丝的主 保险丝信号而只更新透过程式化冗余字线所存取 的该等冗余记忆体单元之步骤。6.如申请专利范 围第1项之方法,其进一步包含:当对应特定字线的 一字线位址ADR在随机存取模式中侦测到已透过复 数保险丝程式化时,可将对应一特定字线的复数冗 余记忆体单元激励之步骤。7.如申请专利范围第1 项之方法,其中该激励步骤可在随机存取模式中执 行。8.如申请专利范围第1项之方法,其中该更新步 骤能以一Cas-Before-Ras(CBR)更新模式、一自我更新模 式、及一自动更新模式的其中任何一模式执行。9 .如申请专利范围第1项之方法,其中该等正常记忆 体单元与该等冗余记忆体单元可同时更新。10.一 种用以更新在一半导体记忆体中的记忆体单元之 系统,该半导体记忆体在至少一正常记忆体阵列与 一相关的冗余记忆体阵列中分别具有正常记忆体 单元与冗余记忆体单元,该系统包含: 一列位址计数器,其可适于更新与该等冗余记忆体 单元无关的该等正常记忆体单元;及 一冗余位址计数器,其可适于更新与该等正常记忆 体单元无关的该等冗余记忆体单元。11.如申请专 利范围第10项之系统,其中该等计数器能以一Cas- Before-Ras(CBR)更新模式、一自我更新模式、及一自 动更新模式的其中任何一模式更新。12.如申请专 利范围第10项之系统,其进一步包含一列冗余控制 电路,其可在一更新模式中将耦合到有缺陷正常记 忆体单元的正常字线关闭。13.如申请专利范围第 10项之系统,其进一步包含一列冗余控制电路,其可 在一随机存取模式中将耦合到有缺陷正常记忆体 单元的正常字线关闭。14.如申请专利范围第10项 之系统,其中该冗余位址计数器可透过使用对应该 半导体记忆体的一主保险丝的主保险丝信号而进 一步只更新透过程式化冗余字线所存取的冗余记 忆体单元。15.如申请专利范围第10项之系统,其进 一步包含一列冗余控制电路,当对应一特定字线的 字线位址ADR在随机存取模式中侦测到已透过复数 保险丝程式化时,其可将对应到该特定字线的复数 冗余记忆体单元激励。16.如申请专利范围第15项 之系统,其中该列冗余控制电路可在随机存取模式 中将对应到该特定字线的复数冗余记忆体单元激 励。17.如申请专利范围第10项之系统,其中该等计 数器可进一步同时更新该等正常记忆体单元及该 等冗余记忆体单元。图式简单说明: 图1系根据先前技艺而描述一DRAM的共同结构,该DRAM 的共同结构系包括一冗余阵列; 图2系根据本发明的一具体实施例而描述透过一记 忆体更新系统而更新正常记忆体单元与冗余记忆 体单元图式; 图3系根据本发明的一具体实施例而描述在图2显 示的一列冗余控制电路RRDN图式; 图4系根据本发明的一具体实施例而进一步细节描 述图3的一保险丝方块及一保险丝位址比较电路图 式; 图5系根据本发明的一具体实施例而描述图4的保 险丝闩控(FLATS)的单一保险丝闩控图式; 图6系根据本发明的一具体实施例而描述对应图5 保险丝闩控(FLAT)信号的一时序图; 图7系根据本发明的一具体实施例而详细描述图4 的一主保险丝闩控(MFLAT)图式; 图8系根据本发明的一具体实施例而描述在随机存 取模式中,在图2的RRDN的输入与输出信号之中关系 的一时序图; 图9系根据本发明的一具体实施例而描述在Cas- Before-Ras(CBR)更新模式中图2的RRDN的输入与输出信 号之中关系的一时序图;及 图10系根据本发明的一具体实施例而描述用以更 新半导体记忆体的冗余字线之一方法图式。 |
