| 主权项 |
1.一种记忆体之测试修补分析方法,其中该记忆体系包含有备用电路(redundancy circuit),其包含:复数次功能性测试至少一记忆体,在每一次功能性测试后得到不良位元位址之资料;比对本次功能性测试之不良位元位址之资料与先前功能性测试之不良位元位址之合并资料,并加以合并之;及将合并完成之不良位元位址之资料进行修补分析,以判别并取得该记忆体是否能修补以及若能修补应以备用电路如何修补等资讯。2.如申请专利范围第1项所述之记忆体之测试修补分析方法,其中在每一次功能性测试步骤中,同时测试记忆体内之备用电路。3.如申请专利范围第1项所述之记忆体之测试修补分析方法,其中在每一次功能性测试步骤中,系同时测试复数个记忆体。4.一种记忆体修补分析系统,其包含:一半导体测试装置,其包含一测试储存区,用以储存记忆体之测试资料;一修补分析装置,其包含一分析储存区,用以接收并储存由半导体测试装置之测试储存区传送之资料;一测试装置控制单位,作为半导体测试装置与修补分析装置之控制界面;及一合并电路,连接该测试储存区与该分析储存区,用以比对与合并由测试储存区传送出之记忆体之测试资料。5.如申请专利范围第4项所述之记忆体修补分析系统,其中该合并电路系设置于半导体测试装置内。6.如申请专利范围第4项所述之记忆体修补分析系统,其中该修补分析装置系内建置于该半导体测试装置。7.如申请专利范围第4项所述之记忆体修补分析系统,其中该测试储存区系储存经测试记忆体之不良位元资料8.如申请专利范围第4项所述之记忆体修补分析系统,其中该分析储存区之容量系大于测试储存区之容量。图式简单说明:第1图:在美国专利第5,841,783号「半导体测试之错误位址分析及修补系统」中,一种记忆体修补分析系统之架构示意图;第2图:本发明之记忆体修补分析系统之架构示意图;第3图:在本发明之记忆体修补分析系统中,其合并电路之示意图;及第4图:依本发明之记忆体之测试修补分析方法,将多次功能性测试所得的不良位元位址之资料加以比对及合并之示意图。 |
