| 主权项 |
1.一种资料储存装置(8,210,310),包含:一组薄膜记忆体胞元(12,110,312);以及一电路(18至24,218,320)用于施用写入电位于至少某些记忆体胞元(12,110,312);该等记忆体胞元(12,110,312)具有薄膜障壁(36),其在该等写入电位被施用时被毁损。2.如申请专利范围第1项所述之装置,其中该组为记忆体胞元(12)之一阵列(10,212)。3.如申请专利范围第2项所述之装置,其中该电路(18至24)在再写入作业之际施用第一与第二写入电位至通过一第一组记忆体胞元之句组与位元线路(14与16),该等第一与第二写入电位未造成在该第一组之所选择的记忆体胞元之介电质破坏;以及其中该电路(18至24)在写入一次型作业之际施用第三与第四写入电位至通过一第二组记忆体胞元之句组与位元线路(14与16),该等第三与第四写入电位未造成在该第一组之所选择的记忆体胞元(12)之介电质破坏。4.如申请专利范围第3项所述之装置,其中该第一组之记忆体胞元(12)可在对应于一第一逻辑値之一名义电阻与对应于一第二逻辑値之一第二电阻状态间切换;其中该第二组记忆体胞元(12)具有对应于一第一逻辑値之一名义电阻与对应于一第二逻辑値之一第三电阻;以及其中该等名义、第二与第三电阻为不同的。5.如申请专利范围第2项所述之装置,进一步包含数条句组与位元线路(14与16),每一记忆体胞元(12)在句组线路(14)与位元线路(16)之交叉点;及其中该电路(18至24)包括:一感应放大器(54);一第一开关(52)用于每一句组线路(14),每一第一开关(52)为读取与写入作业二者连接所选择的一列至接地、在读取作业之际连接未所选择的一列至阵列电压、及在写入一次型作业之际连接所选择的列至半所选择的一写入电压;以及一第二开关(56)用于每一位元线路(16),每一第二开关(56)在读取与写入作业之际连接所选择的一位元线路至感应放大器(54)之一输入、在读取作业之际电连接未所选择的位元线路至该阵列电压、及在写入一次型作业之际连接未所选择的位元线路至半所选择的一电压。6.如申请专利范围第5项所述之装置,其中该感应放大器(54)在读取作业之际感应所选择的记忆体胞元(12)之电阻状态并在再写入作业之际施用再写入电位至所选择的记忆体胞元;以及其中在写入一次型作业之际,该感应放大器(54)施用一接地电位以写入一逻辑`0'至所选择的记忆体胞元(12)及施用两次半所选择的电压以写入`1',至所选择的记忆体胞元(12)。7.如申请专利范围第2项所述之装置(210),其中该电路包括一感应放大器(218)包括一缓冲放大器(224)用于感应所选择的记亿体胞元(110)之电阻状态。8.如申请专利范围第1项所述之装置(310),其中该组包括写入一次型薄膜(312)之暂存器。9.如申请专利范围第8项所述之装置,其中该电路包括一差别放大器(320)与一基准元件(322),该差别放大器(320)在读取作业之际于所选择的记忆体胞元(312)上指示流动通过所选择的记忆体胞元(312)之感应与基准电流间的差异,让差异指示所选择的记忆体胞元(312)之电阻状态、该差别放大器(320)在写入作业之际产生一完整的写入电压,该电路进一步包括一电晶体(326,328)用于依据一输入线路之状态拉下该节点。10.如申请专利范围第1项所述之装置,其中每一记忆体胞元包括一记忆体元件(112),及该记忆体元件(112)用之一存取电晶体(114);且其中被施用于该记忆体元件(112)之电压藉由控制存取电晶体(114)被控制。图式简单说明:第1图为包括一记忆体胞元阵列之资料储存装置;第2a与2b图为写入一次型记忆体胞元在不同逻辑状态;第3图为写入一次型记忆体胞元之读取与写入电压;第4a与4b图为第1图之资料储存装置用之列与行电路;第5图为一替选的写入一次型薄膜记忆体;第6图为该替选的写入一次型薄膜记忆体之读取与写入;第7图为包括该替选的写入一次型薄膜记忆体之资料储存装置;第8图为一写入一次型薄膜记忆体之暂存器;以及第9图为该写入一次型薄膜记忆体之暂存器的时钟信号。 |
