| 主权项 |
1.一种互补式金氧半导体影像感测元件(CMOS imagesensor),该影像感测元件系制作于一半导体晶片上,且该半导体晶片表面包含有一第一导电型式之矽基底,该影像感测元件包含有:一光感测区,系由一第二导电型式之浅掺杂区所构成,且该浅掺杂区系形成于该基底表面之一第一预定深度;一第二预定深度之绝缘层设于该基底之表面并环绕于该光感测区周围,且该第二预定深度大于该第一预定深度;一金氧半导体电晶体(MOS transistor)制作于该半导体晶片上并电连接于该光感测区;以及一第一导电型式之深掺杂区形成于该绝缘层下方之基底中,且该深掺杂区之掺质浓度与深度呈一高斯分布(Gauss distribution)。2.如申请专利范围第1项之CMOS影像感测元件,其中该第一导电型式为P型,且该第二导电型式为N型。3.如申请专利范围第1项之CMOS影像感测元件,其中该第一导电型式为N型,且该第二导电型式为P型。4.如申请专利范围第1项之CMOS影像感测元件,其中该第一预定深度约为50-1000。5.如申请专利范围第1项之CMOS影像感测元件,其中该绝缘层包含一浅沟隔离结构(Shallow TrenchIsolation,STI)或是一场氧化层(Field Oxide Layer)。6.如申请专利范围第1项之CMOS影像感测元件,其中该第二预定深度约为400-4000埃。7.如申请专利范围第2项之CMOS影像感测元件,其中该深掺杂区系为一P型井,且该P型井之深度大于4000埃。8.如申请专利范围第3项之CMOS影像感测元件,其中该深掺杂区系为一N型井,且该N型井之深度大于4000埃。9.如申请专利范围第1项之CMOS影像感测元件,其中该深掺杂区系用来避免该光感测区产生之接合电流扩散至相邻之感测元件而造成之跨越干扰(cross talk)现象。10.如申请专利范围第1项之CMOS影像感测元件,其中该浅掺杂区与该基底之介面形成一空乏区,该空乏区可以接收光子并转换成电子而产生接合电流(junction current),由于该空乏区接近该基底表面,因此接收之光子数目不会随着入射深度而减少,进而提高该感测元件之量子效率(quantum efficiency)。11.一种可以增加量子效率(quantum efficiency)并且避免跨越干扰(cross talk)现象之互补式金氧半导体影像感测元件(CMOS image sensor),该影像感测元件系制作于一半导体晶片上,且该半导体晶片表面包含有一第一导电型式之矽基底,该影像感测元件包含有:一光感测区,系由一第二导电型式之浅掺杂区所构成,且该浅掺杂区系形成于该基底表面之一第一预定深度;一第二预定深度之绝缘层设于该基底之表面并环绕于该光感测区周围,且该第二预定深度大于该第一预定深度;一金氧半导体电晶体(MOS transistor)制作于该半导体晶片上并电连接于该光感测区;以及一第一导电型式之深掺杂区形成于该绝缘层下方之基底中,且该深掺杂区之掺质浓度与深度呈一高斯分布(Gauss distribution),以避免该光感测区产生之接合电流扩散至相邻之感测元件,而造成跨越干扰(cross talk)的现象;其中该浅掺杂区与该基底之介面形成一空乏区,该空乏区可以接收光子并转换成电子而产生接合电流(junction current),由于该空乏区接近该基底表面,因此接收之光子数目不会随着入射深度而减少,进而提高该感测元件之量子效率(quantum efficiency)。12.如申请专利范围第11项之CMOS影像感测元件,其中该第一导电型式为P型,且该第二导电型式为N型。13.如申请专利范围第11项之CMOS影像感测元件,其中该第一导电型式为N型,且该第二导电型式为P型。14.如申请专利范围第11项之CMOS影像感测元件,其中该第一预定深度约为50-100015.如申请专利范围第11项之CMOS影像感测元件,其中该绝缘层包含一浅沟隔离结构(Shallow Trench Isolation,STI)或是一场氧化层(Field Oxide Layer)。16.如申请专利范围第11项之CMOS影像感测元件,其中该第二预定深度约为400-4000埃。17.如申请专利范围第12项之CMOS影像感测元件,其中该深掺杂区系为一P型井,且该P型井之深度大于4000埃。18.如申请专利范围第13项之CMOS影像感测元件,其中该深掺杂区系为一N型井,且该N型井之深度大于4000埃。图式简单说明:图一为习知之影像感测器之半导体晶片的上视图。图二为图一之半导体晶片延AA方向之剖面图。图三为本发明之影像感测器之半导体晶片的上视图。图四为图三之半导体晶片延BB方向之剖面图。 |
