| 主权项 |
1.一种混成二极体(hybrid diode),包含有:一第一半导体层;一闸结构,设于该第一半导体层上,由一第二半导体层堆叠于一绝缘层上所构成;一第一N型掺杂区,形成于邻近该闸结构之该第一半导体层之表面;一第二N型掺杂区,形成于该第二半导体层,该第一以及第二N型掺杂区同属于一N型布値区;一第一P型掺杂区,形成于邻近该闸结构之该第一半导体层之表面;一第二P型掺杂区,形成于该第二半导体层,该第一以及第二P型掺杂区同属于一P型布値区;以及一连接线路(inter-connection);其中,该第一N型掺杂区与该第一P型掺杂区系分别为一第一二极体之一阴极以及一阳极;该第二N型掺杂区与该第二P型掺杂区系分别为一第二二极体之一阴极以及一阳极;以及该连接线路并联或串联该第一与该第二二极体而形成该混成二极体。2.如申请专利范围第1项之混成二极体,其中,该第一半导体层系为一N型井。3.如申请专利范围第2项之混成二极体,其中,该N型井系位于一P型基体(substrate)上。4.如申请专利范围第1项之混成二极体,其中,该第一半导体层系为一P型井。5.如申请专利范围第1项之混成二极体,其中,该绝缘层系为一闸氧化层。6.如申请专利范围第1项之混成二极体,其中,该绝缘层系为一场氧化层。7.如申请专利范围第1项之混成二极体,其中,该闸结构系环绕该第一P型掺杂区。8.如申请专利范围第1项之混成二极体,其中,该闸结构系环绕该第一N型掺杂区。9.一种静电放电(electrostatic discharge,ESD)防护电路,适用于一积体整合电路(integratedcircuit),包含有:至少一混成二极体(hybrid diode),包含有:一第一半导体层;一闸结构,设于该第一半导体层上,由一第二半导体层设于一绝缘层上所构成;一第一N型掺杂区,形成于邻近该闸结构之该第一半导体层之表面;一第二N型掺杂区,形成于该第二半导体层,该第一以及第二N型掺杂区同属于一N型布値区;一第一P型掺杂区,形成于邻近该闸结构之该第一半导体层之表面;一第二P型掺杂区,形成于该第二半导体层,该第一以及第二P型掺杂区同属于一P型布値区;以及一连接线路;其中,该第一N型掺杂区与该第一P型掺杂区系分别为一第一二极体之一阴极以及一阳极;该第二N型掺杂区与该第二P型掺杂区系分别为一第二二极体之一阴极以及一阳极;以及该连接线路并联或串联该第一与该第二二极体,以形成该混成二极体;其中,该混成二极体之一阳极耦合至一第一接合焊垫,该混成二极体之一阴极耦合至一第二接合焊垫。10.如申请专利范围第9项之ESD防护电路,其中,该第一接合焊垫与该第二接合焊垫其中之一系为一电源线(power plate),另一系为一输出入接合焊垫。11.如申请专利范围第9项之ESD防护电路,其中,该第一接合焊垫与该第二接合焊垫系为该IC之二电源线(power plate)。12.如申请专利范围第11项之ESD防护电路,其中,于一正常电源供应状态时,该二电源线系被供电并逆向偏压该混成二极体。13.如申请专利范围第11项之ESD防护电路,其中,于一正常电源供应状态时,该二电源线系被供电并顺向偏压该混成二极体。14.如申请专利范围第13项之ESD防护电路,其中,该ESD防护电路包含有复数个相串联之混成二极体,具有一主阳极以及一主阴极,分别耦合至该二电源线。15.如申请专利范围第11项之ESD防护电路,其中,于一正常电源供应状态时,该二电源线系接受相同的电压。16.如申请专利范围第15项之ESD防护电路,其中,该ESD防护电路包含有复数个相串联之混成二极体,具有一主阳极以及一主阴极,分别耦合至该二电源线。17.如申请专利范围第15项之ESD防护电路,其中,该二电源线系分别为一第一电源线以及一第二电源线,该IC另包含有一第三电源线,于一正常电源供应状态时,系接受与该第一电源线不相同的电压,该ESD防护电路另包含有一电源线间箝制电路,耦接于该第一电源线以及该第三电源线之间,用以箝制该第一电源线以及该第三电源线之间的跨压。18.一种ESD防护系统,适用于一积体整合电路(IC),包含有:一相对高电压ESD滙流线(bus);一相对低电压ESD滙流线(bus);一滙流线间箝制电路,耦接于该相对高电压ESD滙流线以及该相对低电压ESD滙流线之间;一高电压ESD连结电路,耦接于该相对高电压ESD滙流线与一高电压源线之间;一低电压ESD连结电路,耦接于该相对低电压ESD滙流线与一低电压源线之间;以及一混成二极体,设于该高电压ESD连结电路与该低电压ESD连结电路其中之一内,包含有:一第一半导体层;一闸结构,设于该第一半导体层上,由一第二半导体层设于一绝缘层上所构成;一第一N型掺杂区,形成于邻近该闸结构之该第一半导体层之表面;一第二N型掺杂区,形成于该第二半导体层,该第一以及第二N型掺杂区同属于一N型布値区;一第一P型掺杂区,形成于邻近该闸结构之该第一半导体层之表面;一第二P型掺杂区,形成于该第二半导体层,该第一以及第二P型掺杂区同属于一P型布値区;以及一连接线路(inter-connection);其中,该第一N型掺杂区与该第一P型掺杂区系分别为一第一二极体之一阴极以及一阳极;该第二N型掺杂区与该第二P型掺杂区系分别为一第二二极体之一阴极以及一阳极;以及该连接线路并联或串联该第一与该第二二极体,以形成该混成二极体。19.如申请专利范围第18项之ESD防护系统,其中,该ESD防护系统包含有:复数高电压ESD连结电路,分别耦接于该相对高电压ESD滙流线与复数高电压源线之间;以及复数低电压ESD连结电路,分别耦接于该相对低电压ESD滙流线与复数低电压源线之间;其中,该混成二极体系设于该等高电压ESD连结电路与该等低电压ESD连结电路其中之一内。图式简单说明:第1图为带有浅沟隔离技术之CMOS制程所产生的传统P型二极体;第2图为带有浅沟隔离技术之CMOS制程所产生的传统N型二极体;第3图为IBM所提供之改良式P型二极体;第4图为IBM所提供之改良式N型二极体;第5(a)-5(c)图为本发明之P型混成二极体中的绝缘层以闸氧化层实施之元件剖面图,以及其相对应之元件符号;第6(a)-6(c)图为本发明之P型混成二极体中的绝缘层以场氧化层实施之元件剖面图,以及其相对应之元件符号;第7图为一种本发明之P型混成二极体的布局图;第8(a)-8(c)图为本发明之N型混成二极体中的绝缘层以闸氧化层实施之元件剖面图;第9(a)-9(c)图为本发明之N型混成二极体中的绝缘层以场氧化层实施之元件剖面图;第10图为一种本发明之N型混成二极体的布局图;第11(a)-11(d)图为四个运用本发明之混成二极体的输出入埠ESD防护电路示意图;第12(a)-12(c)图为三个以本发明之N型混成二极体实施的电源线间箝制电路;第13(a)-13(c)图为三个以本发明之P型混成二极体实施的电源线间箝制电路;第14(a)-14(c)图为三个以本发明之N型混成二极体实施的电源线间箝制电路;第15(a)-15(c)图为三个以本发明之P型混成二极体实施的电源线间箝制电路;第16(a)-16(c)图系为以本发明之N型以及P型混成二极体实施的三种整体IC之ESD防护系统;第17(a)-17(c)图系为以本发明之P型混成二极体实施的三种整体IC之ESD防护系统;第18(a)-18(c)图系为以本发明之N型以及P型混成二极体实施的三种整体IC之ESD防护系统;以及第19(a)-19(c)图系为以本发明之P型混成二极体实施的三种整体IC之ESD防护系统。 |
