| 主权项 |
1.一种半导体记忆装置,其特征在于具备以下部分: 源极扩散层(形成于前述半导体基板上,连接于固 定电位线上); 柱状半导体层(配置成矩阵状,形成于前述源极扩 散层上,一端连接于前述源极扩散层,依此源极扩 散层,前述柱状半导体层之特定者彼此互相连接, 其具备具有累积过剩之多个载体的第一临限値电 压的第一资料状态以及放出过剩之多个载体的第 二临限値电压的第二资料状态); 汲极扩散层(形成于前述柱状半导体层之他端); 闸极(透过前述柱状半导体层与闸绝缘膜而相对向 ,连接于前述字元线); 字元线(连接于闸极);及 位元线(连接于前述汲极扩散层,此位元线与前述 字元线直角相交)。2.如申请专利范围第1项之半导 体记忆装置,前述源极扩散层以面状构成,将沿着 前述位元线及前数字元线而呈矩阵状排列之前述 多个电晶体之前述多个柱状半导体层共通连接而 组成。3.如申请专利范围第1项之半导体记忆装置, 前述源极扩散层将沿着前述位元线而排列之前述 多个电晶体之前述多个柱状半导体层共通连接而 组成。4.如申请专利范围第1项之半导体记忆装置, 前述源极扩散层将沿着前述字元线而排列之前述 多个电晶体之前述多个柱状半导体层共通连接而 组成。5.如申请专利范围第1项之半导体记忆装置, 其中前述柱状半导体层为加工前述半导体基板而 形成者,且前述源极扩散层横切前述柱状半导体层 而形成,保持将前述柱状半导体层从前述半导体基 板以电气分离之流动状态。6.如申请专利范围第1 项之半导体记忆装置,其中前述第一资料状态乃从 前述汲极扩散层将通路电流流到由前述闸极赋予 特定电位之前述柱状半导体层上,而由冲击离子化 而产生之过剩的多数载体乃保持于前述柱状半导 体层来写入, 前述第二资料状态乃从前述闸极将偏流顺向供给 于前述柱状半导体层与前述汲极扩散层之间,而将 前述柱状半导体层之过剩载体脱离汲极扩散层而 写入。7.如申请专利范围第1项之半导体记忆装置, 其中前述半导体基板为p型矽基板,前述电晶体为 NMOS电晶体。8.如申请专利范围第1项之半导体记忆 装置,其中资料写入时将前述固定电位当作基准电 位线,供给比前述基准电位更高之第一电位到选择 字元线上,供给较前述基准电位低之第二电位到非 选择字元线上,配合第一及第二资料状态而供给较 前述基准电位高之第三电位及较前述基准电位低 之第四电位到位元线上。9.如申请专利范围第8项 之半导体记忆装置,其中资料读取时将前述固定电 位当作基准电位,供给较前述第一临限値电压与第 二临限値电压间之基准电位高的第五电位到选择 字元线上,检测出所选择之记忆单元的通路或非通 路。10.如申请专利范围第8项之半导体记忆装置, 其特征为,资料读取时将前述固定电位当作基准电 位,供给较前述第一临限値电压与第二临限値电压 且较前述基准电位高的第五电位到选择字元线上, 检测出所选择之记忆单元的电通度。11.一种半导 体记忆装置,其特征在于具备以下部分: 柱状半导体层(配置成矩阵状,形成于前述源极扩 散层上,一端连接于前述源极扩散层,以此源极扩 散层而与前述柱状半导体层之特定者互相连接;其 具备具有过剩之多个载体所累积的第一临限値电 压的第一资料状态以及放出过剩之多个载体所累 积的第二临限値电压的第二资料状态); 源极扩散层(形成前述柱状半导体层之一端,连接 于固定电位线上); 汲极扩散层(形成于前述柱状半导体层之他端); 闸极(透过前述柱状半导体层与闸极绝缘膜而相对 向); 字元线(连接于闸极);及 位元线(连接于前述汲极扩散层,此位元线与前述 字元线直角相交)。12.一种半导体记忆装置,其特 征在于具备以下部分: 柱状半导体层,(形成于半导体基板之一方向); 闸极(由第一部分与第二部分所组成;形成于他方 向(与一方向成直角)、第一、第二部分与前述柱 状半导体层相交,其上下透过绝缘膜相隔形成之; 前述第一、第二部分与他端互相连接);及 源极扩散层与汲极扩散层(形成于前述柱状半导体 层之隔着前述闸极之两侧上); 字元线(连接于闸极); 位元线(连接于前述汲极扩散层;此位元线与前述 字元线直角相交)。13.一种半导体积体电路装置, 其系在半导体基板上将电晶体予以积体而形成者, 其特征在于前述电晶体具备以下部分: 柱状半导体层,(形成于半导体基板之一方向); 闸极(由第一部分与第二部分所组成,形成于他方 向(与一方向垂直);第一、第二部分与前述柱状半 导体层相交,其上下透过绝缘膜相隔形成之,前述 第一、第二部分与他端互相连接);及 源极扩散层与汲极扩散层(形成于前述柱状半导体 层之隔着前述闸极之两侧上)。14.一种半导体记忆 装置之制造方法,其特征为具有:将第一资料状态 与第二资料状态动态记忆之方法,前者乃具有将大 容量领域中过剩的多数载体累积之第一临限値电 压,后者乃具有将大容量领域中过剩的多数载体放 出之第二临限値电压; 在半导体基板上将掩膜予以形成,图案以将形成有 活性层之部分予以覆盖的制程; 将前述半导体层蚀刻而形成柱状半导体层之制程; 将元件分离绝缘膜埋入前述元件分离槽底部之制 程; 在前述蚀刻所形成之槽底部及前述柱状半导体层 上方使一导电型杂质扩散而形成源极汲极扩散层 之制程; 在前述活性层之上面及两侧面上形成闸绝缘膜之 制程;及 在前述闸极绝缘膜上形成闸极之制程。15.一种半 导体记忆装置之制造方法,其特征为具有:将第一 资料状态与第二资料状态动态记忆之方法,前者乃 具有将大容量领域中过剩的多数载体累积之第一 临限値电压,后者乃具有将大容量领域中过剩的多 数载体放出之第二临限値电压; 在半导体基板上,第一方向为密集,与第一方向直 交之第二方向为疏而排列形成槽之制程; 形成下述状态之制程,即形成将前述半导体基板予 以退火处理而产生表面迁移,前述槽之上方开口关 闭,在前述半导体基板上于第一方向上连续之空穴 被埋入之状态; 藉由在前述半导体基板之元件分离领域上形成比 前述空穴深的元件分离槽,形成前述空穴贯穿底部 之状态的活性层之制程; 埋入元件分离槽之制程,而深度为使前述元件分离 槽上其空穴两端不关闭的深度; 在前述活性层表面及前述空穴内壁面上形成闸极 绝缘膜的制程; 横切前述活性层,形成闸极使与前述活性层上方对 向相同地被埋入前述空穴内部而与空穴上部壁面 对向的制程;及 形成源极与波极扩散层之制程,其乃在前述活性层 上被自我整合于前述闸极。图式简单说明: 图1 表示本发明之实施型态的DRAM单元阵列草图。 图2 图1之A-A'剖面图。 图3 图1之B-B'剖面图。 图4 同DRAM单元阵列之等价电路图。 图5 同DRAM单元之字元线电位与分散电位关系图。 图6 说明同DRAM单元之资料读取方式图。 图7 说明同DRAM单元之资料读取方式图。 图8 同DRAM单元之"1"资料读取/更新之动作波形。 图9 同样"0"资料读取/更新之动作波形。 图10 同样"1"资料读取/"0"资料写入之动作波形。 图11 同样"0"资料读取/"1"资料写入之动作波形。 图12 表示同DRAM单元阵列之制造工程的图。 图13 表示同DRAM单元阵列之制造工程的图。 图14 表示同DRAM单元阵列之制造工程的图。 图15 表示同DRAM单元阵列之制造工程的图。 图16 表示同DRAM单元阵列之制造工程的图。 图17 表示同DRAM单元阵列之制造工程的图。 图18 表示其他基板构造之图。 图19 表示其他DRAM单元阵列之制造工程的图。 图20 表示其他DRAM单元阵列之制造工程的图。 图21 表示其他实施型态之记忆单元结构的图。 图22 表示同实施型态之DRAM单元阵列草图。 图23 图22之B-B'剖面图。 图24 图22之A-A'剖面图。 图25 表示同实施型态的DRAM单元阵列制造工程的图 。 图26 表示同实施型态的DRAM单元阵列制造工程的图 。 图27 表示同实施型态的DRAM单元阵列制造工程的图 。 图28 表示同实施型态的DRAM单元阵列制造工程的图 。 图29 表示同实施型态的DRAM单元阵列制造工程的图 , 图30 图28之工程所得之结构的斜视图。 图31 其他实施型态之记忆单元结构图。 图32A 相同实施型态之基板前处理工程平面图。 图32B 图32A之A-A'剖面图。 图33A 相同实施型态之基板前处理工程平面图。 图33B 图33A之A-A'剖面图。 图34 表示同实施型态之DRAM单元阵列平面图。 图35A 表示同实施型态之制造工程的图34之A-A'剖面 图。 图35B 表示同实施型态之制造工程的图34之B-B'剖面 图。 图36A 表示同实施型态之制造工程的图34之A-A'剖面 图。 图36B 表示同实施型态之制造工程的图34之B-B'剖面 图。 图37A 表示同实施型态之制造工程的图34之A-A'剖面 图。 图37B 表示同实施型态之制造工程的图34之B-B'剖面 图。 图38A 表示同实施型态之制造工程的图34之A-A'剖面 图。 图38B 表示同实施型态之制造工程的图34之B-B'剖面 图。 图39A 表示同实施型态之制造工程的图34之A-A'剖面 图。 图39B 表示同实施型态之制造工程的图34之B-B'剖面 图。 |
