| 主权项 |
1.一种频率合成电路,其输出频率系由数位字决定,该电路包含:一输入线接收输出数位字用于微调一局部振荡器频率,一局部振荡器具有一输出频率,一延迟线路,其系连结至局部振荡器且具有复数可选择的延迟跨据局部振荡器频率之一周期,该等延迟系对应于复数相对于局部振荡器输出频率之递增相移,一多工器,其系连结用以接收来自延迟线路之复数可选择延迟而产生一输出信号,对应于局部振荡器频率,带有如数位字指示的被选定的相位延迟,一模累加器,其系连结至输入线而接收可决定预定输出频率之数位字,及发送对应累加器满溢信号给第二累加器,产生第二数位字传输至多工器,藉此多工器选择对应于累加器满溢期间且由输入数位字决定的延迟,藉此局部振荡器频率经由对应输入数位字之单位相位延迟重复移相而形成合成输出频率。2.如申请专利范围第1项之电路,其具有一输入字成形电路,其系连结至累加器,带有一输入连结可接收来自传输路径之数位字,成形电路将被传输的数位字转成成形数位字。3.如申请专利范围第1项之电路,其中该模累加器为数位计数器其每次计数时仅递增单一数位。4.如申请专利范围第3项之电路,其中该数位计数器为格雷(Gray)码计数器。5.如申请专利范围第2项之电路,其中该成形电路包含第一积分器串联阈电平检测电路。6.如申请专利范围第1项之电路,其中该延迟线包含复数串联的缓冲器电路,缓冲器电路连结至充电泵,载荷一滤波器其对缓冲器电路串列之各个缓冲器载荷以递增电荷,提供相位延迟给局部振荡器之输出频率。7.如申请专利范围第2项之电路,其中该成形电路系连结至多工器输出信号用于决定时序。8.如申请专利范围第1项之电路,其中一锁相回路系连结至延迟线路,而连结方式系调节递增的延迟跨据一已确立的时脉频率周期。9.如申请专利范围第1项之电路,其中该延迟线路包含复数串联连结的电容载荷电路及一充电泵,各连续载荷电路具有如充电泵调整的以个别延迟单位递增量之电容延迟。10.如申请专利范围第1项之电路,其中该延迟线路包含至少一移相器,该移相器具有复数输出将局部振荡器之一时脉周期划分为多个延迟单位输送至多工器。11.如申请专利范围第10项之电路,其中该第一及第二移相器各自包含复数串联运结的D正反器且系藉源自局部振荡器之信号以整数倍数频率决定时序。12.如申请专利范围第11项之电路,其中该送至第二移相器之局部振荡器时脉信号相对于送至第一移相器之时脉信号系呈反相关系。13.一种频率合成电路,其输出频率系由数位字决定,该电路包含:一输入线接收数位字,各自宽K位元,互建立局部振荡器之相位控制,一模-L累加器连结至输入线,此处L>K,或连结至阈电路,其中阈电路确立连结累加器之最大或最小値,及一时脉端子,一延迟线路,其系连结至局部振荡器且具有复数可选择的延迟跨据局部振荡器频率之一周期,该等延迟系对应于复数相对于局部振荡器输出频率之复数递增相移,一多工器,其系连结用以接收来自延迟线路之复数可选择延迟,且连结至累加器输出而产生一对应局部振荡器之输出信号,其带有如累加器满溢信号指示的经选定的相位延迟,多工器输出反馈至累加器之时脉端子,藉此局部振荡器频率藉对应输入数位字之选定延迟量重复移相,形成一合成输出频率。14.如申请专利范围第13项之电路,其具有一输入字成形电路,其系连结至累加器且连结一输入用于接收一数位字,该字系于局部振荡器频率由选定量移相传输,成形电路将被传输的数位字转成一成形的数位字。15.如申请专利范围第14项之电路,其中该成形电路包含一积分器串联一阈检测电路。16.如申请专利范围第13项之电路,其中该延迟线路包含复数串联缓冲器电路,缓冲器电路连结至充电泵,其对缓冲器电路串列之各个缓冲器负载以递增延迟,提供一相位延迟给局部振荡器之输出频率。17.如申请专利范围第14项之电路,其该成形电路系连结至多工器输出信号用以决定时脉。18.如申请专利范围第13项之电路,其中该模-L累加器为数位计数器,其每次计数仅递增单一数位。19.如申请专利范围第13项之电路,其中一锁相回路系连结至延迟线路,而连结方式系调节递增的延迟跨据一已确立的时脉频率周期。20.如申请专利范围第13项之电路,其中该延迟线路包含复数串联连结的电容载荷电路及一充电泵连结一滤波器,各连续载荷电路具有如充电泵调整的以个别延迟单位递增量之电容延迟。21.如申请专利范围第13项之电路,其中该延迟线路包含第一及第二移相器系呈反相关系,各移相器具有复数输出将一局部振荡器之时脉周期划分为多个延迟单位输送至多工器。22.如申请专利范围第13项之电路,其中该第一及第二移相器各自包含复数D正反器,其系藉源自局部振荡器之信号以整数倍数频率施加时脉。23.如申请专利范围第13项之电路,其中该送至第二移相器之局部振荡器时脉信号相对于送至第一移相器之时脉信号系呈反相关系。图式简单说明:图1为本发明之频率合成电路之第一具体例之方块图。图2A为当图1之频率合成电路之输入积分器之输出重叠阈値时,线性化値相对于时间之时序图。图2B为得自图1电路之输出波形之时序图,示例说明合成频率信号。图2C为图1电路之复原资料字之时序图。图2D为图1电路之复原资料字位元之资料封包之时序图。图2E-2G为延迟线输出信号之时序图。图3为用于图1电路之延迟线路之方块图。图4为用于图2延迟线路之缓冲器电路之电路图。图5为用于图1电路之充电泵之电路图。图6为采用图1之频率合成电路作为数値控制振荡器之锁相回路之电路图。图7为本发明之频率合成电路之第二具体例之电路图。图8为用于图7电路之双重移相器之电路图。图8A为用于图7电路之高频时脉波长之时序图。图8B为用于图7电路之除法器之时序图。图8C-8F为图7电路中移相器输入至双重移相器之时序图。图9A-9C为源自图7电路之移相器之移相器输出之时序图。图9D为于图7电路回收之资料封包之时序图。图9E为由图7电路之输出波形之时序图,示例说明合成频率信号。 |
