| 主权项 |
1.一种半导体装置,具备半导体基板,在上述半导体基板的主面内配设的遮罩层,及在上述遮罩层的形成区上由层间绝缘膜隔开的感应元件;在上述遮罩层装设有连接接地电位用的至少一个导电区,及至少在一个导电区的平面内遮断由感应元件感应出的涡流通路的至少一个电流遮断区。2.如申请专利范围第1项之半导体装置,其中,上述半导体基板系为具备作为底部的基板区,在该基板区上配设的埋入氧化膜,及在该埋入氧化膜上配设SOI层的SOI基板,上述至少一个电流遮断区包括从上述SOI层的表面贯穿上述SOI层达到上述埋入氧化膜的选择性配设的多个分离氧化膜,上述至少一个导电区包括由上述多个分离氧化膜进行电性分离的多个SOI区。3.如申请专利范围第2项之半导体装置,其中,上述多个分离氧化膜系分别以规定的成形宽度对上述埋入氧化膜的表面大致以垂直的方向延伸。4.如申请专利范围第2项之半导体装置,其中,上述多个分离氧化膜系由分别以规定的成形宽度对上述埋入氧化膜的表面大致以垂直的方向延伸的第1部分,以及与该第1部分的下部连接并以窄于第1成形宽度的第2成形宽度的对上述埋入氧化膜的表面大致以垂直的方向延伸的第2部分所构成。5.如申请专利范围第1项之半导体装置,其中,上述半导体基板系为具有作为底部的基板区,在该基板区上配设的理入氧化膜,及在该埋入氧化膜上配设SOI层的SOI基板,上述至少一个导电区包括将上述SOI层作得很薄并成为规定厚度的多个SOI区,上述至少一个电流遮断区包括至少埋设于上述多个SOI区之间而配设的绝缘膜。6.如申请专利范围第5项之半导体装置,其中,上述多个SOI区分别具有浓度较高的半导体掺杂物。7.如申请专利范围第5项之半导体装置,其中,在上述多个SOI区的上面都具有矽化膜。8.如申请专利范围第1项之半导体装置,其中,上述半导体基板系为具有作为底部的基板区,在该基板区上配设的埋入氧化膜,及在该埋入氧化膜上配设SOI层的SOI基板,上述遮罩层具有第1导电型的多个第1的SOI区和第2导电型的多个第2的SOI区,上述多个第1和第2的SOI区相互组合构成多个二极体,上述至少一个电流遮断区由上述多个二极体中能施加反偏压的至少一个反偏压二极体构成,上述至少一个导电区由上述多个第1和第2的SOI区中连接于接地电位的SOI区构成。9.如申请专利范围第8项之半导体装置,其中,上述多个第1和第2的SOI区配设成上述SOI层作得较薄并成为规定厚度的区域,又具备覆盖上述第1和第2的SOI整个区的分离氧化膜。10.如申请专利范围第8项之半导体装置,其中,上述多个第1的SOI区分别具有与上述SOI层大致相同厚度的第1区,及与上述第1区相邻的并将上述SOI层作得较薄的第2区,上述多个第2的SOI区分别具有与上述SOI层大致相同的厚度,并且设有覆盖上述第2区的分离氧化膜。11.如申请专利范围第10项之半导体装置,其中,上述多个第1的SOI区的上述第1区及上述多个第2的SOI区,分别在其上面配置矽化膜。12.如申请专利范围第8项之半导体装置,其中,上述多个第1的SOI区系为上述SOI层作得很薄的规定厚度的区域,上述多个第2的SOI区均具有与上述SOI层大致相同的厚度,上述多个第1及第2的SOI区相互邻接,又具备分别覆盖上述多个第1的SOI区的分离氧化膜。13.如申请专利范围第12项之半导体装置,其中,在上述多个第2的SOI区,其上面均设有矽化膜。14.如申请专利范围第12项之半导体装置,其中,上述多个第2的SOI区的俯视图形状属于矩形,上述遮罩层的俯视图形状是呈矩阵形状配设,在它们之间由上述分离氧化膜隔开。15.如申请专利范围第12项之半导体装置,其中,上述多个第2的SOI区采用与MOS电晶体闸极相同结构的闸极布线进行电性连接。16.如申请专利范围第8项之半导体装置,其中,上述多个第1及第2的SOI区系分别交互配设,在上述多个第1的SOI区上配设MOS电晶体的闸极构造。17.如申请专利范围第8项之半导体装置,其中,上述多个第1及第2的SOI区系分别交互配设,在上述多个第1的SOI区系分别具有第1区和与第1区相邻的第2区,在上述各自的第2区上分别配设MOS电晶体的闸极构造。18.如申请专利范围第8项之半导体装置,其中,上述多个第1及第2的SOI区系分别交互配设,在上述多个第1的SOI区系分别具有第1区和与第1区相邻的第2区,上述多个第2的SOI区以及上述各自的第1区上选择性地形成与上述第2区无关的矽化膜。19.如申请专利范围第8项之半导体装置,其中,上述多个第1及第2的SOI区系分别交互配设,在上述多个第1的SOI区上选择性地形成与上述多个第2的SOI区无关的矽化膜。20.如申请专利范围第1项之半导体装置,其中,上述半导体基板系具有作为底部的基板区,在该基板区上配设的理入氧化膜,及在该埋入氧化膜上配设SOI层的SOI基板,上述基板区的结构中,至少在对应于电感元件的形成区至少有一个中空区,配设能抑制上述电感元件感应出涡流的涡流抑制区。21.如申请专利范围第20项之半导体装置,其中,上述涡流抑制区,系具有与上述电感元件平面方向的长度相同程度乃至1/10的深度,至少由具有与上述电感元件的形成区相同长度的沿平面方向扩展的空腔区构成。22.如申请专利范围第20项之半导体装置,其中,上述涡流抑制区,系具有与上述电感元件平面方向的长度相同程度乃至1/10的深度,至少由具有与上述电感元件的形成区相同程度的沿平面方向扩展的多孔层构成。23.如申请专利范围第1项之半导体装置,其中,上述半导体基板系具有作为底部的基板区、在该基板区上配设的埋入氧化膜、在该埋入氧化膜上配设SOI层的SOI基板,上述SOI层系具有与上述电感元件的平面方向的长度相同程度乃至1/10的深度,至少由具有与上述电感元件的形成区相同长度的沿平面方向扩展的多孔层构成。24.如申请专利范围第1项之半导体装置,其中,上述半导体基板系,在对应于上述电感元件形成区的区域,具有与上述电感元件平面方向的长度相同程度乃至1/10的深度,至少由具有与上述电感元件的形成区相同长度的沿平面方向扩展的多孔层构成。25.如申请专利范围第22至24项中任何一项之半导体装置,其中,上述多孔层系包括任一经过蚀刻形成的多个孔或者多个沟渠,以及阳极氧化法形成的多个孔。26.如申请专利范围第1项之半导体装置,其中,还设有配设于上述多个分离氧化膜下部,贯穿上述埋入氧化膜而到达上述基板内的多个沟渠。27.如申请专利范围第5项之半导体装置,其中,还设有配设于上述多个SOI区之间的上述绝缘膜下部,贯穿上述埋入氧化膜而到达上述基板内的多个沟渠。28.如申请专利范围第1项之半导体装置,其中,上述至少一个电流遮断区系包括以距离上述半导体基板的表面一定深度部位配设的多个分离氧化膜,上述至少一个导电区系包括由上述多个分离氧化膜划分的多个基板区,还设有配设于上述多个分离氧化膜下部的能到达上述半导体基板内一定深度的多个沟渠。29.如申请专利范围第25项之半导体装置,其中,上述多个孔或多个沟渠的内部近于真空状态。30.如申请专利范围第26至28项中任何一项之半导体装置,其中,上述多个沟渠的内部近于真空状态。31.一种半导体装置,其系具有半导体基板,以及在布线层的下层沿着该布线层的配设方向配设于上述半导体基板的主面内的遮罩层,上述遮罩层系具有沿着上述布线层的配设方向以一定的间隔配设并与接地电位连接的多个导电区,以及配设于上述多个导电区之间的多个绝缘区。32.如申请专利范围第31项之半导体装置,其中,上述多个导电区系分别具有交互重叠的多个导电膜和绝缘膜。图式简单说明:图1为显示本发明实施形态1的半导体装置结构的剖面图。图2为显示本发明实施形态1的半导体装置的PG屏蔽结构的俯视图。图3为表PG遮罩的其他结构的俯视图。图4为表PG遮罩的其他结构的俯视图。图5为表PG遮罩的其他结构的俯视图。图6为表PG遮罩的其他结构的俯视图。图7为表PG遮罩的其他结构的俯视图。图8为显示本发明实施形态2的半导体装置结构的剖面图。图9为显示本发明实施形态2的半导体装置制造步骤的剖面图。图10为显示本发明实施形态2的半导体装置制造步骤的剖面图。图11为显示本发明实施形态2的半导体装置制造步骤的剖面图。图12为显示本发明实施形态3的半导体装置结构的剖面图。图13为显示本发明实施形态3的半导体装置结构的剖面图。图14为显示本发明实施形态3的半导体装置的变形例结构的剖面图。图15为显示本发明实施形态4的半导体装置结构的剖面图。图16为显示本发明实施形态4的半导体装置的PG遮罩结构的俯视图。图17为显示本发明实施形态4的半导体装置的变形例结构的剖面图。图18为显示本发明实施形态5的半导体装置结构的剖面图。图19为说明扭曲的示意图。图20为显示本发明实施形态6的半导体装置结构的剖面图。图21为显示本发明实施形态6的半导体装置的PG遮罩结构的俯视图。图22为显示本发明实施形态6的半导体装置的变形例结构的剖面图。图23为显示本发明实施形态6的半导体装置的变形例的PG遮罩结构的俯视图。图24为显示本发明实施形态7的半导体装置结构的剖面图。图25为显示本发明实施形态7的半导体装置的PG遮罩结构的俯视图。图26为显示本发明实施形态7的半导体装置的变形例结构的剖面图。图27为显示本发明实施形态7的半导体装置的变形例结构的剖面图。图28为显示本发明实施形态7的半导体装置的变形例结构的剖面图。图29为显示本发明实施形态8的半导体装置结构的剖面图。图30为显示本发明实施形态8的半导体装置的PG遮罩结构的俯视图。图31为显示本发明实施形态8的半导体装置的变形例结构的剖面图。图32为显示本发明实施形态8的半导体装置的变形例的PG遮罩结构的俯视图。图33为显示本发明实施形态9的半导体装置结构的剖面图。图34为显示本发明实施形态9的半导体装置制造步骤的剖面图。图35为显示本发明实施形态9的半导体装置的PG遮罩结构的俯视图。图36为显示本发明实施形态9的半导体装置的变形例结构的剖面图。图37为显示本发明实施形态10的半导体装置的结构的斜视图。图38为显示本发明实施形态10的半导体装置结构的剖面图。图39为显示本发明实施形态10的半导体装置的变形例结构的剖面图。图40为显示本发明实施形态11的半导体装置结构的剖面图。图41为显示本发明实施形态12的半导体装置结构的剖面图。图42为显示本发明实施形态13的半导体装置结构的剖面图。图43为显示本发明实施形态13的半导体装置制造步骤的剖面图。图44为显示本发明实施形态13的半导体装置制造步骤的剖面图。图45为显示本发明实施形态13的半导体装置制造步骤的剖面图。图46为显示本发明实施形态13的半导体装置制造步骤的剖面图。图47为显示氢气氛下退火设置空腔区的步骤的剖面图。图48为显示氢气氛下退火设置空腔区的步骤的剖面图。图49为显示氢气氛下退火设置空腔区的步骤的剖面图。图50为显示用阳极氧化法形成多孔层的步骤的剖面图。图51为显示用阳极氧化法形成多孔层的步骤的剖面图。图52为显示用阳极氧化法形成多孔层的步骤的剖面图。图53为显示用阳极氧化法形成多孔层的步骤的剖面图。图54为显示用阳极氧化法形成多孔层的其他方法的剖面图。图55为显示本发明实施形态14的半导体装置结构的剖面图。图56为显示本发明实施形态14的半导体装置制造步骤的剖面图。图57为显示本发明实施形态14的半导体装置制造步骤的剖面图。图58为显示本发明实施形态14的半导体装置制造步骤的剖面图。图59为显示本发明实施形态14的半导体装置制造步骤的剖面图。图60为显示本发明实施形态15的半导体装置结构的剖面图。图61为显示本发明实施形态16的半导体装置结构的剖面图。图62为显示本发明实施形态16的半导体装置制造步骤的剖面图。图63为显示本发明实施形态16的半导体装置制造步骤的剖面图。图64为显示本发明实施形态16的半导体装置制造步骤的剖面图。图65为显示本发明实施形态16的半导体装置变形例结构的剖面图。图66为显示本发明实施形态16的半导体装置变形例结构的剖面图。图67为显示本发明实施形态16的半导体装置变形例结构的剖面图。图68为显示具有高频电路的半导体装置的结构例的方块图。图69为说明电感器引起静电损失的示意图。图70为显示螺旋电感器及遮罩板极的结构的立体图。图71为显示穿孔遮罩结构的示意图。 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