高速视频处理接口控制器及其设计方法

摘要

本发明公开了一种高速视频处理接口控制器及其设计方法,由输入缓存(import Buffer)、输出缓存(OutputBuffer),读请求(Read Beg),写请求(Write Beg),SDRAM命令产生(SDRAM Command Gnerator),仲裁(Arbitrate),地址产生(AddressGenerator)及地址映射(Address Map)几部分功能模块组成。片外帧存储器存贮了视频处理所需要的几帧图像,接口中的输入、输出缓存在芯片内的处理部分与芯片外的SDRAM帧存储器之间形成数据交换接口,芯片外SDRAM的读写操作的发生是通过“被动呼唤”的设计策略完成的。在运动估计的算法实现中:(1)只与每一执行的时间循环同步,即同步于每一新帧的开始;(2)数据输入和输出的次序一定且不变;(3)在同一时间内需要得到2帧的视频数据;采用本发明能够使帧存储器存取功耗的降低。

主权项

1.一种高速视频处理接口控制器，其特征在于，高速视频处理接口控制器由输入缓存(Input Buffer)[1]、输出缓存(Output Buffer)[2]，读请求(Read Beg)[3]，写请求(Write Beg)[4]，SDRAM命令产生(SDRAM Command Gnerator)[5]，仲裁(Arbitrate)[6]，地址产生(Address Generator)[7]及地址映射(AddressMap)[8]几部分功能模块组成；片外帧存储器存贮了视频处理所需要的几帧图像，接口中的输入、输出缓存在芯片内的处理部分与芯片外的SDRAM帧存储器之间形成数据交换接口，芯片外SDRAM的读写操作的发生是通过写请求模块[4]通过检测输入缓存的堆栈深度，产生写“呼叫”；同理，读请求模块通过检测输出缓存[2]的堆栈深度，产生读“呼叫”；仲裁模块[6]通过对读、写“呼叫”进行仲裁，产生相应的允许读写信号，激励SDRAM命令产生模块和地址产生模块产生相应的SDRAM命令和地址。