提供分支指令与相关目标指令至指令缓冲区的装置及方法

摘要

一种位于微处理器中的分支控制装置。缓存器接收来自于指令快取区响应于撷取地址所提供包含分支指令的第一快取线。撷取地址于分支目标地址快取区的命令中提供了分支指令的目标地址。分支目标地址快取区也提供了在分支指令之后的指令的一个偏移信息。根据此偏移信息,分支指令之后的指令群被视为无效。多任务逻辑仅将有效指令群挤入一个直接耦接于指令格式化逻辑的字节宽度指令缓冲区。指令快取区响应该目标地址提供包含目标指令的第二快取线给此缓存器。目标指令之前的指令群会根据目标地址的较低位而被视为无效。多任务逻辑仅将有效的目标指令群以紧邻分支指令字节群的方式挤入指令缓冲区内。

主权项

1.一种位于微处理器中的分支控制装置，其特征在于：包括：一指令快取区，用以输出凭借一撷取地址所选择的指令字节群中的一线；一指令缓冲区，耦接该指令快取区且用以缓冲指令字节群中的该线；一分支目标地址快取区(BTAC)，耦接该撷取地址且用以提供与位于指令字节中的该线中的一分支指令的一位置相关的一偏移信息；一选择逻辑，耦接该分支目标地址快取区且用以根据该偏移信息使得一部分指令字节不被提供至该指令缓冲区。