半导体装置

摘要

本发明提供一种半导体装置，使用浅沟渠隔离法 STK(Shallow Trench Isolation：STI)的分离构造，不需增大井之不纯物浓度而可提升分离特性；在互为逆导电型且邻接的第一井(well)及第二井(well)(13，14)的交界处上设有由浅沟渠构成的井分离结构(12)的半导体装置，其配置系在第一井(13)中所设的第一元件区域(15)与在第二井(14)中所设第二元件区域(16)夹井分离构造呈对向位置时，比无元件区域之对向关系时可将井分离距离缩小；元件区域的一边也可以为不具有电路性能的虚设(dummy)区域(19、20、21、22)，以此种构成，其STI侧壁的倾斜角成为陡峻而可缩小STI之宽度。

主权项

1.一种半导体装置,包括:一第1井;一第2井,与该第1井相连接,且第2井的导电型与该第1井的导电型相反;以及一井分离结构,由浅沟渠所构成,装设于该第1井及该第2井的交界处之上,该半导体装置之特征在于其配置系,当设于该第1井中之第1元件区域和设于该第2井中之第2元件区域以该井分离结构为中心而呈对向位置时,其井分离距离会比元件区域不是呈对向关系缩小。2.如申请专利范围第1项所述之半导体装置,其中,该些互为对向的元件区域为静态随机存取记忆体之记忆胞胞图案,且该些元件区域系使用比其他电路区块宽度更窄的井分离结构。3.如申请专利范围第1项所述之半导体装置,其中,互为对向的该些元件区域之一,其实际的电路上为不用的虚设元件区域,且其宽度至少和另一该元件区域的宽度相等。4.如申请专利范围第3项所述之半导体装置,该虚设元件区域的导电型和形成该虚设元件区域之井的导电型相同。5.如申请专利范围第3项所述之半导体装置,该虚设元件区域的导电型和形成该虚设元件区域之井的导电型相反。6.如申请专利范围第1项所述之半导体装置,其特征在于:当互为对向的该些元件区域的宽度不一致,且至少其中之一的该元件区域要求微细的元件分离结构时,另一侧的该元件区域的宽度会对向包含该其中之一的该元件区域的全宽度。图式简单说明:第1图表示本发明第一实施例的平面图;第2图表示应用第1图的构成之静态随机存取记忆体SRAM(static random access memory)的1记忆胞(cell)平面图;第3图表示本发明第二实施例的平面图;第4图表示本发明第三实施例的平面图;第5图表示在第4图的构成,其虚设区域的导电型与井(well)者相异之例的平面图;第6图表示在第4图的构成其虚设区域的导电型与井(well)者相同之例的平面图;第7A至7C图表示应用本发明形成半导体装置的制造程序之各程序断面图;第8A至8C图表示应用本发明形成半导体装置的制造程序之各程序断面图;第9A至9C图表示应用本发明形成半导体装置的制造程序之各程序断面图;第10A至10C图表示应用本发明形成半导体装置的装置的制造程序之各程序断面图;第11A至11B图说明开放空间(open space)与限定空间(narrow space)的断面图;第12图表示STI宽度与倾斜角的关系之曲线图;第13图表示由倾斜角增大提高特性的说明图;第14A至14B图表示有无元件区域的对向之耐压特性变化图。