| 主权项 |
1.一种半导体装置,其特征在于:包含:具有第1源电极、第1汲电极、浮置闸、以及控制闸,而可具有不同之阈値电压的非挥发性记忆元件;具有第2源电极以及第2汲电极,将该浮置闸当作闸极,对应于该非挥发性记忆元件所具有的阈値电压,可具有不同之相互电导的电晶体元件及;对应于该读取电晶体元件之相互电导而产生之信号的传达手段。2.如申请专利范围第1项所述之半导体装置,其中在作读取动作中将电路的接地电压给予该第1源电极以及第1汲电极。3.如申请专利范围第1或2项所述之半导体装置,其中该读取电晶体元件为空乏型的MIS电晶体,而在作读取动作时,控制闸被设成非选择位准。4.如申请专利范围第1或2项所述之半导体装置,其中该读取电晶体元件为加强型的MIS电晶体,而在作读取动作时,控制闸被设成选择位准。5.如申请专利范围第1项所述之半导体装置,其中该非挥发性记忆元件包含:电容元件;以及具有该第1源电极、该第1汲电极以及闸电极的MIS电晶体;该电容元件具有连接于该控制电极的第1导电部与连接于该MIS电晶体的闸电极的第2导电部,在该第1导电部与该第2导电部之间形成有绝缘物质。6.如申请专利范围第1项所述之半导体装置,其中该非挥发性记忆元件,系由具有以下的部分而形成,亦即,在半导体基板所形成之第1导电型的第1井领域;在该半导体基板所形成之第2导电型的第2型领域;被形成在该第1井,而应与第1信号线结合之第2导电型的第1源电极的领域;被形成在该第1井,而应与第2信号线结合之第2导电型的第1汲电极的领域;位在该第1源电极的领域与该第1汲电极的领域之间,而被形成在该第1井领域之主面的第1绝缘膜;在该第2井领域之主面所形成的第2绝缘膜;在该第1以及第2绝缘膜之上所形成之浮置闸的领域及;被形成在该第2井领域,而应与第3信号线结合之控制闸的领域。7.如申请专利范围第1项所述之半导体装置,其中该非挥发性记忆元件与读取电晶体元件分别有一对,一个非挥发性记忆元件之浮置闸为连接于一个读取电晶体元件的闸电极,另一个非挥发性记忆元件的浮置闸为连接于另一个读取电晶体的闸电极,该一对读取电晶体元件系串联连接,该一对非挥发性记忆元件系并联连接。8.如申请专利范围第1项所述之半导体装置,其中该非挥发性记忆元件与读取电晶体元件分别有一对,一个非挥发性记忆元件之浮置闸为连接于一个读取电晶体元件的闸电极,另一个非挥发性记忆元件的浮置闸为连接于另一个读取电晶体的闸电极,该一对读取电晶体元件系并联连接,该一对非挥发性记忆元件系并联连接。9.如申请专利范围第8项所述之半导体装置,其中将该分别一对非挥发性记忆元件与读取电晶体元件当作单位情报单元,具有多个的单位情报单元,而具有针对多个的单位情报单元之非挥发性记忆元件中的电气式程式电路,而将该多个的单位情报单元设成针对被救济电路之救济情报的记忆电路。10.如申请专利范围第9项所述之半导体装置,其中更具有可对应于保险丝元件之熔断状态来记忆救济情报之保险丝程式电路,以作为针对该被救济电路之其他的救济情报记忆电路。11.如申请专利范围第9项所述之半导体装置,其中该被救济电路为一DRAM所内藏的记忆体单元阵列。12.如申请专利范围第9项所述之半导体装置,其中该被救济电路为一微电脑内藏DRAM的记忆体单元阵列。13.如申请专利范围第9项所述之半导体装置,其中该被救济电路为一微电脑内藏SRAM的记忆体单元阵列。14.如申请专利范围第1项所述之半导体装置,其中更包含ECC电路。15.如申请专利范围第1项所述之半导体装置,其中该非挥发性记忆元件是由单层闸极制程所形成。16.一种半导体装置,其特征在于:包含:具有第1源电极、第1汲电极、浮置闸、以及控制闸,而可具有不同之阈値电压的非挥发性记忆元件;具有第2源电极以及第2汲电极,将该浮置闸当作闸极,对应于该非挥发性记忆元件所具有的阈値电压,可具有不同之切换状态的电晶体元件及;对应于该读取电晶体元件之切换状态而产生之信号的传达手段。17.如申请专利范围第16项所述之半导体装置,其中在作读取动作中,乃将电路的接地电压给予该第1源电极以及第1汲电极。18.如申请专利范围第16项所述之半导体装置,其中该读取电晶体元件为空乏型的MIS电晶体,而在作读取动作时,控制闸被设成非选择位准。19.如申请专利范围第16项所述之半导体装置,其中该读取电晶体元件为加强型的MIS电晶体,而在作读取动作时,控制闸被设成选择位准。20.如申请专利范围第16项所述之半导体装置,其中该非挥发性记忆元件包含:电容元件;以及具有该第1源电极、该第1汲电极以及闸电极的MIS电晶体;该电容元件具有连接于该控制电极的第1导电部与连接于该MIS电晶体的闸电极的第2导电部,在该第1导电部与该第2导电部之间形成有绝缘物质。21.如申请专利范围第16项所述之半导体装置,其中该非挥发性记忆元件,系由具有以下的部分而形成,亦即,在半导体基板所形成之第1导电型的第1井领域;在该半导体基板所形成之第2导电型的第2型领域;被形成在该第1井,而应与第1信号量结合之第2导电型的第1源电极的领域;被形成在该第1井,而应与第2信号量结合之第2导电型的第1汲电极的领域;位在该第1源电极的领域与该第1汲电极的领域之间,而被形成在该第1井领域之主面的第1绝缘膜;在该第2井领域之主面所形成的第2绝缘膜;在该第1以及第2绝缘膜之上所形成之浮置闸的领域及;被形成在该第2井领域,而应与第3信号线结合之控制闸的领域。22.如申请专利范围第16项所述之半导体装置,其中该非挥发性记忆元件与读取电晶体元件分别有一对,一个非挥发性记忆元件之浮置闸为连接于一个读取电晶体元件的闸电极,另一个非挥发性记忆元件的浮置闸为连接于另一个读取电晶体的闸电极,该一对读取电晶体元件系串联连接,该一对非挥发性记忆元件系并联连接。23.如申请专利范围第16项所述之半导体装置,其中该非挥发性记忆元件与读取电晶体元件分别有一对,一个非挥发性记忆元件之浮置闸为连接于一个读取电晶体元件的闸电极,另一个非挥发性记忆元件的浮置闸为连接于另一个读取电晶体的闸电极,该一对读取电晶体元件系并联连接,该一对非挥发性记忆元件系并联连接。24.如申请专利范围第23项所述之半导体装置,其中将该分别一对非挥发性记忆元件与读取电晶体元件当作单位情报单元,具有多个的单位情报单元,而具有针对多个的单位情报单元之非挥发性记忆元件中的电气式程式电路,而将该多个的单位情报单元设成针对被救济电路之救济情报的记忆电路。25.如申请专利范围第23项所述之半导体积体电路,其中更具有可对应于保险丝元件之熔断状态来记忆救济情报之保险丝程式电路,以作为针对该被救济电路之其他的救济情报记忆电路。26.如申请专利范围第23项所述之半导体装置,其中该被救济电路为一DRAM所内藏的记忆体单元阵列。27.如申请专利范围第23项所述之半导体装置,其中该被救济电路为一微电脑内藏DRAM的记忆体单元阵列。28.如申请专利范围第23项所述之半导体装置,其中该被救济电路为一微电脑内藏SRAM的记忆体单元阵列。29.如申请专利范围第16项所述之半导体装置,其中更包含ECC电路。30.如申请专利范围第16项所述之半导体装置,其中该非挥发性记忆元件是由单层闸极制程所形成。31.一种半导体装置,其特征在于:包含:具有第1源电极、第1汲电极、浮置闸、以及控制闸,而可具有不同之阈値电压的非挥发性记忆元件;具有第2源电极以及第2汲电极,将该浮置闸当作闸极,对应于该非挥发性记忆元件所具有的阈値电压,可具有不同之阈値电压的电晶体元件及;对应于该读取电晶体元件之阈値电压而产生之信号的传达电路。32.如申请专利范围第31项所述之半导体装置,其中在作读取动作中,乃将电路的接地电压给予该第1源电极以及第1汲电极。33.如申请专利范围第31项所述之半导体装置,其中该读取电晶体元件为空乏型的MIS电晶体,而在作读取动作时,控制闸被设成非选择位准。34.如申请专利范围第31项所述之半导体装置,其中该读取电晶体元件为加强型的MIS电晶体,而在作读取动作时,控制闸被设成选择位准。35.如申请专利范围第31项所述之半导体装置,其中该非挥发性记忆元件包含:电容元件;以及具有该第1源电极、该第1汲电极以及闸电极的MIS电晶体;该电容元件具有连接于该控制电极的第1导电部与连接于该MIS电晶体的闸电极的第2导电部,在该第1导电部与该第2导电部之间形成有绝缘物质。36.如申请专利范围第31项所述之半导体装置,其中该非挥发性记忆元件,系由具有以下的部分而形成,亦即,在半导体基板所形成之第1导电型的第1井领域;在该半导体基板所形成之第2导电型的第2型领域;被形成在该第1井,而应与第1信号线结合之第2导电型的第1源电极的领域;被形成在该第1井,而应与第2信号线结合之第2导电型的第1汲电极的领域;位在该第1源电极的领域与该第1汲电极的领域之间,而被形成在该第1井领域之主面的第1绝缘膜;在该第2井领域之主面所形成的第2绝缘膜;在该第1以及第2绝缘膜之上所形成之浮置闸的领域及;被形成在该第2井领域,而应与第3信号线结合之控制闸的领域。37.如申请专利范围第31项所述之半导体装置,其中该非挥发性记忆元件与读取电晶体元件分别有一对,一个非挥发性记忆元件之浮置闸为连接于一个读取电晶体元件的闸电极,另一个非挥发性记忆元件的浮置闸为连接于另一个读取电晶体的闸电极,该一对读取电晶体元件系串联连接,该一对非挥发性记忆元件系并联连接。38.如申请专利范围第31项所述之半导体装置,其中该非挥发性记忆元件与读取电晶体元件分别有一对,一个非挥发性记忆元件之浮置闸为连接于一个读取电晶体元件的闸电极,另一个非挥发性记忆元件的浮置闸为连接于另一个读取电晶体的闸电极,该一对读取电晶体元件系并联连接,该一对非挥发性记忆元件系并联连接。39.如申请专利范围第38项所述之半导体装置,其中将该分别一对非挥发性记忆元件与读取电晶体元件当作单位情报单元,具有多个的单位情报单元,而具有针对多个的单位情报单元之非挥发性记忆元件中的电气式程式电路,而将该多个的单位情报单元设成针对被救济电路之救济情报的记忆电路。40.如申请专利范围第38项所述之半导体装置,其中更具有可对应于保险丝元件之熔断状态来记忆救济情报之保险丝程式电路,以作为针对该被救济电路之其他的救济情报记忆电路。41.如申请专利范围第38项所述之半导体装置,其中该被救济电路为一DRAM所内藏的记忆体单元阵列。42.如申请专利范围第38项所述之半导体装置,该被救济电路为一微电脑内藏DRAM的记忆体单元阵列。43.如申请专利范围第38项所述之半导体装置,其中该被救济电路为一微电脑内藏SRAM的记忆体单元阵列。44.如申请专利范围第31项所述之半导体装置,其中更包含RCC电路。45.如申请专利范围第31项所述之半导体装置,其中该非挥发性记忆元件是由单层闸极制程所形成。46.一种半导体装置,包含:具有第1源极、第1汲极、第1浮置闸以及第1控制间之第1非挥发性记忆元件;具有第2源极、第2汲极、第2浮置闸以及第2控制间之第2非挥发性记忆元件;具有连接于该第1浮置闸的闸极的第1电晶体;具有连接于该第2浮置闸的闸极的第2电晶体;以及该第1电晶体的源极/汲极路径、该第2电晶体的源极/汲极路径是串联连接。47.如申请专利范围第46项所述之半导体装置,其中更具有串联连接于该第1电晶体的源极/汲极路径的源极/汲极路径,与具有接受选择讯号的闸极之第3电晶体。48.如申请专利范围第46项所述之半导体装置,其中该第1以及第2非挥发性记忆元件是由单层闸极制程所形成。49.如申请专利范围第46项所述之半导体装置,其中该第1以及第2非挥发性记忆元件是由单层的多晶矽闸所构成。50.如申请专利范围第46项所述之半导体装置,其中该第1非挥发性记忆元件包含第1电容元件与第3电晶体;该第2非挥发性记忆元件包含第2电容元件与第4电晶体;该第3电晶体具有该第1源极、该第1汲极以及第1闸极;该第4电晶体具有该第2源极、该第2汲极以及第2闸极;该第1电容元件具有连接于该第1控制闸的第1导电部与连接于该第1闸极的第2导电部;该第2电容元件具有连接于该第2控制闸的第3导电部与连接于该第2闸极的第4导电部;在该第1导电部与该第2导电部之间形成有第1绝缘物质;以及在该第2导电部与该第3导电部之间形成有第2绝缘物质。51.如申请专利范围第50项所述之半导体装置,其中该第1以及第2绝缘物质是形成于半导体基板上的氧化绝缘膜。图式简单说明:图1为表示作为本发明之半导体积体电路所具有之情报记忆单元之记忆体单元之一例的等效电路图。图2为图1之读取MIS电晶体的电压电流特性图。图3为为了要实现图1之电路构成之装置(device)构造的剖面图。图4为图3之A-A'剖面图。图5为图3之B-B'剖面图。图6为图3的平面布局图。图7为图1之电路中在作写入、消去、读取动作时对各端子之施加电压之状态的说明图。图8为表示作为本发明之半导体积体电路所具有之单位情报单元之记忆体单元之第2例的等效电路图。图9为图8之记忆体单元的平面布局图。图10为在针对图之记忆体单元在作写入、消去、读取动作时对各端子之施加电压之状态的说明图。图11为表示作为本发明之半导体积体电路之一例之DRAM的垫(mat)选择救济电路的电路图。图12为表示在使用以往之雷射熔断保险丝时之热选择救济电路的电路图。图13为概略地表示作为本发明之半导体积体电路之一例之快闪记忆体的电路的方块图。图14为作为本发明之半导体积体电路之一例的系统LSI的晶片平面图。图15为表示本发明之系统LSI之测试流程的流程图。图16为表示作为本发明之半导体积体电路之一例之1G位元DRAM的晶片平面图。图17为表示图16之DRAM之测试流程的流程图。图18为表示作为本发明之半导体积体电路之一例之快闪记忆体之制程的第1的剖面构造图。图19为表示作为本发明之半导体积体电路之一例之快闪记忆体之制程的第2的剖面构造图。图20为表示作为本发明之半导体积体电路之一例之快闪记忆体之制程的第3的剖面构造图。图21为表示作为本发明之半导体积体电路之一例之快闪记忆体之制程的第4的剖面构造图。图22为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之高可靠化快闪记忆体单元的时效电路图。图23为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之微细面积快闪记忆体单元的等效电路图。图24为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之电压感测型之快闪记忆体单元的等效电路图。图25为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之金属盖型之快闪记忆体单元的平面布局图。图26为图25中之C-C'剖面图。图27为表示作写在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之金属盖型之快闪记忆体单元的平面布局图。图28为图27中之D-D'剖面图。图29为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之利用p型通道MIS电晶体之快闪记忆体单元的等效电路图。图30为与读取MIS电晶体EM1.EM2相关的电压电流特性图。图31为图29之记忆体单元的平面布局图。图32为2NAND型之快闪记忆体单元的等效电路图。图33为在图22之2NAND型之快闪记忆体单元中所使用之MIS电晶体的电压电流特性图。图34为图32之记忆单元之平面布局图。图35为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之自我学习型之2NAND闸的电路图。图36为针对图35之电路的输入信号的信号传达特性图。图37为图35之记忆体单元的平面布局图。图38为应用本发明之非挥发性记忆元件之闸氧化膜恶化监视电路的电路图。图39为表示作为在本发明之半导体积体电路中之非挥发性记忆单元之又一其他例之差动增幅型快闪记忆体的等效电路图。图40为图39之快闪记忆体的平面布局图。图41为作为本发明之半导体积体电路之又一其他例之保险丝模组的方块图。图42为表示非挥发性记忆方块之电路例的电路图。图43为表示根据偏压控制器来控制单位情报单元之状态的说明图。图44为单位情报单元之一例的电路图。图45为在针对单位情报单元的程式结束后,在实际使用保险模组之状态下的读取时序图。图46为表示记忆单元部之布局图案的平面图。图47为针对已遵循图43之控制状态之单位情报单元的程式动作的时序图。图48为表示根据汉明码产生器所产生之汉明码逻辑之一例的逻辑电路图。图49为在将初期阈値电压(Vthi)设定成较高时之非挥发性记忆单元的阈値电压分布的说明图。图50为在将初期阈値电压(Vthi)设定成较低时之非挥发性记忆单元的阈値电压分布的说明图。图51为以加强型所构成之读取MIS电晶体的电压一电流特性图。图52为以电路连接来表示雷射保险丝与电气保险丝之关系的方块图。图53为DRAM中之动态记忆体单元之一例的纵剖面图。图54为图1之非挥发性记忆元件之详细内容的电路图。 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