| 主权项 |
1.一种半导体积体电路装置,其特征包括:包含挥发性记忆胞的记忆胞阵列;在该记忆胞有具缺陷的缺陷晶胞的场合,供置换该缺陷记忆胞的冗余记忆胞;供记忆根据该缺陷记忆胞的救济位址资讯的非挥发性记忆体;以及根据被记忆于该非挥发性记忆体的救济位址资讯,切换与来自该记忆胞阵列的输出以及来自该冗余记忆胞的输出的连接的救济解码器,其中该非挥发性记忆体,具有:沿着半导体基板的主面设置的第1导电型的第1半导体区域及第2导电型的第2半导体区域,以及与该第1及第2半导体区域中介着绝缘膜被配置的浮置闸,藉由对被配置于该第1半导体区域的第2导电型的源极区域以及汲极区域与该第2半导体区域施加指定的电压可以消去或写入。2.如申请专利范围第1项所述的半导体积体电路装置,其中具有:与导线架连接供输出入讯号的垫;包含第1电晶体的逻辑电路;以及包含第2电晶体,被连接于该垫供输出入该讯号的输出入电路。3.如申请专利范围第2项所述的半导体积体电路装置,其中该非挥发性记忆体的绝缘膜具有较该第1电晶体的闸极绝缘膜更厚的膜厚,具有与该第2电晶体的闸极绝缘膜几乎相等的膜厚。4.如申请专利范围第2项所述的半导体积体电路装置,其中该非挥发性记忆体的绝缘膜膜厚与该第1电晶体的闸极绝缘膜膜厚的差,较该非挥发性记忆体的绝缘膜膜厚与该第2电晶体的闸极绝缘膜膜厚的差还大。5.如申请专利范围第2项所述的半导体积体电路装置,其中该第1电晶体的闸极长度较该非挥发性记忆体的闸极长度还小。6.如申请专利范围第2项所述的半导体积体电路装置,其中该非挥发性记忆体被配置于配置该垫与该输出入电路的区域。7.如申请专利范围第2项所述的半导体积体电路装置,其中该垫的至少一部份可选择性地输入控制该讯号以及该非挥发性记忆体的写入的控制讯号。8.一种半导体积体电路装置,其特征包含:包含挥发性记忆胞的记忆胞阵列;在该记忆胞有具缺陷的缺陷晶胞的场合,供置换该缺陷记忆胞的冗余记忆胞;供记忆根据该缺陷记忆胞的救济位址资讯的非挥发性记忆体;错误订正电路,以及根据被记忆于该非挥发性记忆体的救济位址资讯,切换与来自该记忆胞阵列的输出以及来自该冗余记忆胞的输出的连接的救济解码器,该非挥发性记忆体,具有:被形成于第1导电型的第1半导体区域的第1元件及被形成于第2导电型的第2半导体区域的第2元件,该第1元件含有中介着被形成于该第1半导体区域的源极区域及汲极区域以及第1绝缘膜而形成的第1闸极,该第2元件具有包含中介着该第2绝缘膜形成的与该第1闸极连接的第2闸极的非挥发性记忆胞,该错误订正电路,于该记忆位址资讯附加检查位元使记忆于该非挥发性记忆体,同时对从该非挥发性记忆体读出的资料进行错误订正处理对该救济解码器输出。9.如申请专利范围第8项所述的半导体积体电路装置,其中该错误订正电路对该救济位址资讯可以订正至1位元的错误。10.一种半导体积体电路装置,其特征为包含:供记忆救济位址资讯或修整资讯的非挥发性记忆体;解码被记忆于该非挥发性记忆胞的救济位址资讯或者该修整资讯的解码器;及被控制于该解码器的开关电路,该非挥发性记忆体,分别包含:第1导电型的第1半导体区域与第2导电型的第2半导体区域,该第1元件包含被形成于该第1半导体区域的源极区域与汲极区域以及中介第1绝缘膜而形成的第1闸极,该第2元件包含中介第2绝缘膜而形成的与该第1闸极连接的第2闸极,该非挥发性记忆体,分别具有:具第导电型的第1半导体区域与第2导电型的第2半导体区域,及被形成于该第1半导体区域的第2导电型的源极区域与汲极区域,及与该第1半导体区域与该第2半导体区域分别中介着绝缘膜而形成的闸极电极的第1及第2非挥发性记忆胞,藉由该第1及第2非挥发性记忆胞记忆1位元资讯。11.如申请专利范围第10项所述的半导体积体电路装置,其中该第1及第2非挥发性记忆胞记忆相同资讯,藉由输出由该非挥发性记忆胞分别输出的资料的逻辑和来读出该1位元资讯。12.如申请专利范围第10或11项所述的半导体积体电路装置,其中于该第1非挥发性记忆胞记忆第1讯号于该第2非挥发性记忆胞记忆与该第1讯号具有互补关系的第2讯号,藉由检测出该第1非挥发性记忆胞的阈値与该第2非挥发性记忆胞的阈値的差来读出该1位元资讯。13.如申请专利范围第12项所述的半导体积体电路装置,其中该第1非挥发性记忆胞的闸极宽幅与该第2非挥发性记忆胞的闸极宽幅相异,在对该非挥发性记忆体写入资讯的前可以输出特定的资料。14.一种半导体积体电路装置,包含:供记忆救济位址资讯或修整资讯的非挥发性记忆体;解码被记忆于该非挥发性记忆胞的该救济位址资讯或者该修整资讯的解码器;以及具有被控制于该解码器的开关电路,其特征为:该非挥发性记忆体,分别包含:第1导电型的第1半导体区域与第2导电型的第2半导体区域,与被形成于该第1半导体区域的第2导电型的源极区域与汲极区域,及与该第1半导体区域及该第2半导体区域分别中介着绝缘膜而形成的闸极电极,藉由对该源极区域与汲极区域与该第2半导体区域施加指定的电压可以进行写入、读出的非挥发性记忆胞,于该非挥发性记忆胞,依照重设讯号被施加指定的读出用的电压,该救济位址资讯或修整资讯被读出于暂存器,在电源被投入到该半导体积体电路装置的期间,该救济位址资讯或修整资讯被保持于暂存器,对该非挥发性记忆体的电压施加不被进行。15.如申请专利范围第14项所述的半导体积体电路装置,其中该重设讯号系被产生于该半导体积体电路装置的打开电源时。16.如申请专利范围第14项所述的半导体积体电路装置,其中依照该重设讯号而初期化包含于该半导体积体电路的逻辑电路、暂存器以及状态机器。17.如申请专利范围第14项所述的半导体积体电路装置,其中由该非挥发性记忆体读出的资料被收容于静态暂存器。18.如申请专利范围第14项所述的半导体积体电路装置,其中具有:逻辑电路;供该非挥发性记忆体的写入动作的用的,供输入较该逻辑电路的动作电压更高的电压的用的第1垫;以及供输出入该逻辑电路必须的讯号的用的第2垫,其中该第2垫被连接于外部端子,该第1垫未被连接于外部端子。19.一种半导体积体电路装置,其特征包含:具:第1导电型的第1半导体区域,与第2导电型的半导体区域,及被形成于该第1半导体区域的第2导电型的源极区域及汲极区域,及分别与该第1半导体区域及该第2半导体区域中介着绝缘膜而形成的闸极电极的第1及第2非挥发性记忆胞;以及产生供该第1及第2非挥发性记忆胞的写入或是读出的用的控制讯号的控制电路,该控制电路被配置为邻接该第1非挥发性记忆胞与第1的方向,由该控制电路对该非挥发性记忆胞施加该控制讯号的用的讯号线延伸于该第1的方向。20.如申请专利范围第19项所述的半导体积体电路装置,其中该第1非挥发性记忆胞与该第2非挥发性记忆胞系共有其控制闸极。21.一种半导体积体电路装置,是将逻辑电路与包含挥发性记忆胞的记忆胞阵列集积于一个晶片,其特征包含:在该记忆胞有具缺陷的缺陷晶胞的场合,供置换该缺陷记忆胞的冗余记忆胞;供记忆根据该缺陷记忆胞的救济位址资讯的非挥发性记忆体;根据被记忆于该非挥发性记忆体的救济位址资讯,切换与来自该记忆胞阵列的输出以及来自该冗余记忆胞的输出的连接的救济解码器;以及检查该记忆胞阵列,检测出该缺陷记忆胞的位址或是埠,产生该救济位址资讯的检查电路,来自该检查电路的该救济位址资讯被写入该非挥发性记忆体。22.如申请专利范围第21项所述的半导体积体电路装置,其中该非挥发性记忆体,包含:具有被形成于第1导电型的半导体区域的第2导电型的源极与汲极,及被配置于该源极与汲极之间的闸极绝缘膜,及被配置于该闸极绝缘膜上的浮置闸的第1电晶体,以及在该浮置闸的延伸部分的下中介着绝缘膜而形成的第2导电型的半导体区域所构成的控制闸极;藉由对该源极与汲极与该控制闸极施加指定的电压而可以消去或写入。23.如申请专利范围第21项所述的半导体积体电路装置,其中具有:供该非挥发性记忆体的写入动作的用的供输入较该逻辑电路的动作电压更高的电压的用的第1垫;以及供输出入该逻辑电路必须的讯号的用的第2垫,该第1及第2垫被连接于外部端子。24.如申请专利范围第21项所述的半导体积体电路装置,其中该半导体积体电路装置在晶圆阶段进行第1次的测试以及对该非挥发性记忆体的第1次的写入,而且在封装组装后进行第2次的测试以及对该非挥发性记忆体的第2次的写入。25.如申请专利范围第8项所述的半导体积体电路装置,其中该非挥发性记忆体至少藉由两个该非挥发性记忆胞记忆一位元的资讯。图式简单说明:第1图(a)系本发明之实施例之装备缺陷救济电路之SRAM的记忆胞阵列之模式图,(b)系装备救济电路之晶片的方块图,(c)系晶片的剖面图,(d)系快闪记忆体之电路图。第2图(a)系本发明之第2实施例之方块图,(b)系测试之流程图。第3图(a)系本发明之快闪记忆体部分的电路图,(b)系写入时与读出时的动作波形图。第4图(a)系本发明之程式位元之电路图,(b)系快闪记忆胞部之配置图。第5图(a)系将程式位元排列为7位元并列之模式图,(b)显示控制电路中的部分电路。第6图显示各信号的波形。第7图显示本发明之半导体积体电路之实施例之晶片。第8图显示本发明之半导体积体电路之实施例之晶片。第9图显示各讯号的波形。第10图(a)系本发明之第2实施例之变形例之方块图,(b)系测试之流程图。第11图系显示本发明之其他实施例之方块图。第12图(a)系显示程式位元与ECC电路区块之关系之模式图,(b)系显示资料与奇偶位元之对应之表,(c)系根据显示于(b)之对应的错误订正电路之图。第13图(a)系本发明之程式位元的电路图,(b)系其动作时之输入讯号的波形图。第14图(a)系将第13图之程式位元排列为复数位元并列之模式图,(b)显示控制电路中的部分电路。第15图(a)系本发明的程式位元之电路图,(b)系将程式位元排列为复数位元并列之模式图。第16图(a)系晶片剖面图,(b)系记忆胞之配置图。第17图系本发明之程式位元的电路图。第18图显示将本发明适用于DRAM之阵列的救济电路之例。第19图显示将本发明适用于积体电路的电源电压降压电路之实施例。第20图显示将本发明适用于延迟电路的延迟调整之实施例。第21图系说明重设讯号的功能之图。第22图系不将Vpp针脚连接于封装的导线架之实施例。第23图系将Vpp针脚连接于封装的导线架之实施例。第24图显示第23图之实施例之救济方法。 |
