发明名称 半导体装置之制造方法及半导体装置
摘要 本发明系于罩膜之形成方法中,具有:第1阶段研磨,其系以(罩膜之研磨速度)/(绝缘膜之研磨速度)=R1之选择比,进行研磨者;及第2阶段研磨,其系以(罩膜之研磨速度)/(绝缘膜之研磨速度)=R2之选择比,进行研磨者;使用R1>R2之研磨装进行各研磨。如此,藉由进行选择比相异之研磨,形成罩膜,其系避免了罩膜之碟化(dishing)或罩膜之挖凹(recess)部侧壁残留所造成之问题者,依此可提供RC特性优异之半导体装置。
申请公布号 TW506017 申请公布日期 2002.10.11
申请号 TW089120665 申请日期 2000.10.04
申请人 东芝股份有限公司 发明人 丰田 启;矢野 博之;南幅 学;福岛 大;松田 哲朗;金子 尚史
分类号 H01L21/3205;H01L21/28 主分类号 H01L21/3205
代理机构 代理人 陈长文 台北巿敦化北路二○一号七楼
主权项 1.一种半导体装置之制造方法,其特征在于: 具有:于半导体基板上形成绝缘膜之步骤; 于此绝缘膜形成沟之步骤; 于此沟内埋入形成配线材料之步骤; 将此埋入形成之配线材料予以挖凹蚀刻之步骤; 于此挖凹蚀刻之配线材料上堆积罩膜之步骤; 第1阶段研磨,其系以(前述罩膜之研磨速度)/(前述 绝缘膜之研磨速度)=R1之选择比进行研磨者;及第2 阶段研磨,其系以(前述罩膜之研磨速度)/(前述绝 缘膜之研磨速度)=R2之选择比进行研磨者; 前述第1阶段研磨与第2阶段研磨系使用R1>R2之研磨 浆,进行各研磨;除此之外,前述第1阶段研磨之R1系 在1以上,且前述第2阶段研磨之R2系在1以下者。2. 如申请专利范围第1项之半导体装置之制造方法, 其中将前述配线材料予以挖凹蚀刻步骤之挖凹量, 系比前述罩膜之堆积膜厚大者。3.如申请专利范 围第1或2项之半导体装置之制造方法,其中前述罩 膜系选自以Ti、Ta、Nb、W、Cr、V、Pt、Ru及该等之 氮化物、氧化物、硼化物、合金、混合物为主成 分者。4.如申请专利范围第1或2项之半导体装置之 制造方法,其中前述罩膜系选自以Si之氧化物、氮 化物、掺杂氟素之氧化膜为主成分者。5.如申请 专利范围第1或2项之半导体装置之制造方法,其中 前述配线材料系选自以Al、Cu、W、Ru、Ag、Mo、Si及 该等之氮化物、氧化物、硼化物、合金、混合物 为主成分者。6.一种半导体装置,其特征在于: 具有:绝缘膜,其系形成于半导体基板上者; 沟,其系形成于此绝缘膜者; 第1导电膜,其系形成于前述沟之内壁者; 第2导电膜,其系经由前述第1导电膜,埋入形成于前 述沟之内部者;及 第3导电膜,其系以覆盖住前述第2导电膜之上部的 方式形成者; 前述第1导电膜附近之前述绝缘膜表面,系随着离 前述第1导电膜渐远而面水平降低。7.一种半导体 装置,其特征在于: 具有:第1绝缘膜,其系形成于半导体基板上者; 沟,其系形成于此第1绝缘膜者; 第2绝缘膜,其系形成于前述沟之内壁者; 导电膜,其系隔着前述第2绝缘膜形成于前述沟之 内部者;及 第3绝缘膜,其系以覆盖住前述导电膜之上部的方 式形成者; 前述第2绝缘膜附近之前述第1绝缘膜表面,系随着 离前述第2绝缘膜渐远而面水准降低。8.一种半导 体装置,其特征在于: 具有:绝缘膜,其系形成于半导体基板上者; 沟,其系形成于该绝缘膜者; Cu配线部,其系形成于前述沟之内部者;及 阻挡层,其系具有中间层与Al层或中间层与Al合金 层之层积构造,形成于前述Cu配线部上面之前述沟 内者。9.如申请专利范围第8项之半导体装置,其中 前述中间层系含有由Ti、Zr、V、W、Ta、Nb、Cr、Sn 、Co、Ru之内所选出之至少1种元素者。10.如申请 专利范围第8项之半导体装置,其中前述中间层系 含有由Ti、Zr、V、W、Ta、Nb、Cr、Sn、Co、Ru之内所 选出之至少1种元素的氮化物、氧化物、硼化物、 碳化物者。图式简单说明: 图1为罩膜之加工后膜厚之配线宽度依存性(习知 例与本发明之比较)。 图2A~D为本发明之实施例1之半导体装置之制造步 骤中之构造剖面图。 图3A~B为继续图2之制造步骤之构造剖面图。 图4为本发明之实施例1之半导体装置之制造方法 所引用之蚀刻速度与选择性之特性图。 图5A~C为本发明之实施例2之半导体装置之制造步 骤中之构造剖面图。 图6A~C为继续图5之制造步骤之构造剖面图。 图7A~B为继续图6之制造步骤之构造剖面图。 图8A~D为本发明之实施例3之半导体装置之制造步 骤之构造剖面图。 图9A~B为继续图8之制造步骤之构造剖面图。 图10A~C为本发明之第4实施形态之半导体装置之制 造步骤中之构造剖面图。 图11A~C为本发明之第4实施形态之后续之半导体装 置之制造步骤中之构造剖面图。 图12A~C为本发明之第5实施形态之半导体装置之制 造步骤中之构造剖面图。 图13A~B为本发明之第5实施形态之后续之半导体装 置之制造步骤中之构造剖面图。
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