| 主权项 |
1.一种逻辑电路,包括: 偶数输入位元线; 一第一闩锁电路群组,包括复数闩锁电路,用以在 一第一时间,同时地闩锁一分别传输自该偶数输入 位元线之复数信号位元; 一第二闩锁电路群组,包括复数闩锁电路,用以在 一第二时间,同时地闩锁一分别传输自该偶数输入 位元线之复数信号位元; 一第一节点,与复数闩锁电路之输出端以OR连接,该 复数闩锁电路闩锁该偶数输入位元线的一半传输 之信号位元; 一第二节点,与复数闩锁电路之输出端以OR连接,该 复数闩锁电路闩锁该偶数输入位元线的剩下一半 传输之信号位元; 一第三节点,与该第一与第二节点以OR连接; 一第一控制系统,依次地输出闩锁于该第一与第二 闩锁电路群组中的一闩锁电路群组之信号位元至 该第一节点,且然后在闩锁下一信号位元之前依次 地输出闩锁于另一闩锁电路群组之信号位元至该 第二节点;以及 一第二控制系统,交替地由该第一与第二节点输出 依次地输入至该第一与第二节点之信号位元至该 第三节点。2.如申请专利范围第1项之逻辑电路,其 中该第一控制系统包括: 复数第一切换装置(element),分别地提供于该第一节 点与闩锁该偶数输入位元线的一半传输之信号位 元之该复数闩锁电路的输出端之间;以及 复数第二切换装置,分别地提供于该第二节点与闩 锁该偶数输入位元线的剩下一半传输之信号位元 之该复数闩锁电路的输出端之间。3.如申请专利 范围第1项之逻辑电路,其中该第二控制系统专门 地控制在该第一节点与该第三节点之间的连接/切 断以及该第二节点与该第三节点之间的连接/切断 。4.如申请专利范围第2项之逻辑电路,其中该第二 控制系统专门地控制在该第一节点与该第三节点 之间的连接/切断以及该第二节点与该第三节点之 间的连接/切断。5.如申请专利范围第3项之逻辑电 路,其中该第二控制系统与一脉冲信号周期改变的 上升与下降缘同步控制连接/切断。6.如申请专利 范围第4项之逻辑电路,其中该第二控制系统与一 脉冲信号周期改变的上升与下降缘同步控制连接/ 切断。7.如申请专利范围第1项之逻辑电路,其中该 偶数输入位元线连接至一多工器,该多工器提供于 该第一及第二闩锁电路群组与一记忆体单元阵列 之间,该信号位元由该记忆体单元阵列中每次被同 时地读出复数位元,且该多多工器选择输入位元线 至关于一在该记忆体单元阵列中位址而输出之该 信号位元。8.如申请专利范围第2项之逻辑电路,其 中该偶数输入位元线连接至一多工器,该多工器提 供于该第一及第二闩锁电路群组与一记忆体单元 阵列之间,该信号位元由该记忆体单元阵列中每次 被同时地读出复数位元,且该多多工器选择输入位 元线至关于一在该记忆体单元阵列中位址而输出 之该信号位元。9.如申请专利范围第3项之逻辑电 路,其中该偶数输入位元线连接至一多工器,该多 工器提供于该第一及第二闩锁电路群组与一记忆 体单元阵列之间,该信号位元由该记忆体单元阵列 中每次被同时地读出复数位元,且该多多工器选择 输入位元线至关于一在该记忆体单元阵列中位址 而输出之该信号位元。10.如申请专利范围第4项之 逻辑电路,其中该偶数输入位元线连接至一多工器 ,该多工器提供于该第一及第二闩锁电路群组与一 记忆体单元阵列之间,该信号位元由该记忆体单元 阵列中每次被同时地读出复数位元,且该多多工器 选择输入位元线至关于一在该记忆体单元阵列中 位址而输出之该信号位元。11.如申请专利范围第5 项之逻辑电路,其中该偶数输入位元线连接至一多 工器,该多工器提供于该第一及第二闩锁电路群组 与一记忆体单元阵列之间,该信号位元由该记忆体 单元阵列中每次被同时地读出复数位元,且该多多 工器选择输入位元线至关于一在该记忆体单元阵 列中位址而输出之该信号位元。12.如申请专利范 围第6项之逻辑电路,其中该偶数输入位元线连接 至一多工器,该多工器提供于该第一及第二闩锁电 路群组与一记忆体单元阵列之间,该信号位元由该 记忆体单元阵列中每次被同时地读出复数位元,且 该多多工器选择输入位元线至关于一在该记忆体 单元阵列中位址而输出之该信号位元。图式简单 说明: 第1图为一方块图式,系显示一习知逻辑电路之结 构。 第2图为一时序图式,系显示习知逻辑电路之操作 。 第3图为一方块图式,系显示一依据本发明第一实 施例之逻辑电路的结构。 第4图为一时序图式,系显示依据本发明第一实施 例之逻辑电路的操作。 第5图为一电路图式,系显示一输出电路之修改例 子。 第6图为一电路图式,系显示一多工器(multiplexer)之 例子。 第7图为一方块图式,系显示一依据本发明第二实 施例之逻辑电路的结构。 第8图为一时序图式,系显示依据本发明第二实施 例之逻辑电路的操作。 |
