| 主权项 |
1.一种RAMBUS动态随机存取记忆体(DRAM),包括: 内藏有多数记忆体格子与刷新计数器的记忆体芯 部; 分析自外部通道印加的封包控制信号来产生控制 电力模式用控制信号的封包控制机构; 藉该控制信号分别产生电力模式信号与控制该刷 新计数器动作的可自动刷新信号之电力模式控制 机构;及 由该电力模式信号控制动作,调整自外部通道输入 的时钟信号与使用于半导体记忆体内部的时钟信 号间之位相差,产生通知该电力模式控制机构可迁 移至正常动作状态的信号,而补偿该记忆体格子电 容器以所泄漏电流値之延迟闭锁环路机构为其特 征者。2.如申请专利范围第1项之RAMBUS DRAM,其中所 述控制信号,系由规定动作模式的OP编码信号与控 制可否成电力模式之信号所构成。3.如申请专利 范围第2项之RAMBUS DRAM,其中所述OP编码信号,系由2 位元所构成,该2位元构成如属〝00〞,即为不可迁 移成省电模式,如属〝01〞即为减电模式,〝10〞为 小憩模式,〝11〞为可迁移至Doze模式。4.如申请专 利范围第1项之RAMBUS DRAM,其中所述电子模式信号, 系由小憩模式信号、减电模式信号、及Doze模式动 作信号所构成。5.如申请专利范围第1项之RAMBUS DRAM,其中所述延迟闭锁环路机构,包含: 自外部通道接收时钟信号,而检出与半导体记忆体 内部所使用的时钟信号间之位相差,并混合时钟信 号的位相检出及混合部; 放大由该位相检出及混合部输出之信号的时钟放 大部; 缓冲该时钟放大部的输出信号后并将其输出之时 钟缓冲部; 接收该电力模式控制机构输出的电力模式信号藉 以控制各回路动作的控制部; 藉该控制部所输出之电力模式信号,使该位相检出 及混合部,该时钟放大部、及该时钟缓冲部分别发 生偏压的偏压发生部;及 为了补偿自该外部通道进来的时钟信号与使用于 半导体记忆体内部的时钟信号间之位相差而控制 该位相检出及混合部、该时钟放大部、及该时钟 缓冲部的动作,藉该控制部输出之电力模式信号, 补偿该记忆体芯部之格电容器泄漏电流値之责务 周期补偿部。6.如申请专利范围第5项之RAMBUS DRAM, 其中所述偏压发生部,只能在正常模式、小憩模式 、Doze模式、及不可迁移至省电模式之模式的场合 动作。7.如申请专利范围第5项之RAMBUS DRAM,其中所 述责务周期补偿部,备有补偿该记忆体芯部之格电 容器泄漏电流値之电容补偿回路。8.如申请专利 范围第7项之RAMBUS DRAM,其中所述电容补偿回路,只 在减电模式、及Doze模式的场合才能动作。9.如申 请专利范围第1项之RAMBUS DRAM,其中所述可自动刷新 信号,可在小憩模式、Doze模式、及减电模式时赋 予能力动作。图式简单说明: 第1图为与依照传统技术的RAMBUS DRAM的省电模式机 能有关连的回路方块构成图。 第2图为与本发明的RAMBUS DRAM的省电模式机能有关 连的回路方块构成图。 第3图为第2图所示延迟闭锁环路(DLL)的方块构成图 。 |
