| 摘要 |
<p>본 발명은 반도체소자의 제조방법에 관한 것으로, 희생산화공정으로 게이트전극이 형성될 부분을 리세스(recess)시킨 다음, 오목한 형태의 다결정실리콘층패턴을 형성하고, 상기 다결정실리콘층패턴 내부에 선택적으로 금속층을 형성한 후, 캐핑다결정실리콘층으로 상기 금속층의 상부를 덮어서 다결정실리콘층패턴 내부에 금속층이 포함되는 형태의 게이트전극을 형성하여 상기 금속층이 산화되는 것을 방지하고, 후속공정에서 층간절연막을 형성하는 경우 보이드(void)가 발생하는 것을 방지하고, 상기 금속층 상부에 캐핑다결정실리콘층이 형성되어 있으므로 후속공정에서 비트라인 콘택형성 시 콘택저항을 감소시킬 수 있으며, 반도체기판을 리세스한 다음, 게이트전극을 형성하여 단차를 감소시키는 동시에 채널영역을 라운드하게 형성할 수 있으므로 동일한 면적 내에서 유효채널의 길이를 증가시켜 쇼트채널효과(short channel effect) 문제를 향상시킬 수 있다.</p> |
