| 主权项 |
1.一种制造一快闪记忆体装置之单元的方法,包含下列步骤:在一半导体基底上形成一隔离膜,以界定复数个平行主动区;在主动区上形成一隧道氧化物膜;在隧道氧化物膜上依续形成一半导体膜、一保护膜与一第一导电膜;蚀刻隔离膜上的第一导电膜,以在隧道氧化物上形成一第一导电膜图案,藉以在隔离膜上的第一导电膜图案中的一对侧壁之间,界定一第一间隙;在第一导电膜图案的侧壁上形成间隔物;蚀刻曝露在间隔物之间的保护膜,以形成一保护膜图案,藉以在保护膜中界定一第二间隙,第二间隙应比第一间隙窄;蚀刻在第二间隙下方的半导体膜,以形成一半导体膜图案,藉以曝露隔离膜的中心部位;移除第一导电膜图案,藉以曝露保护膜图案;移除曝露的保护膜图案,藉以曝露半导体膜图案;以及依续在半导体膜图案上形成一层间绝缘膜与一第二导电膜。2.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中蚀刻第二间隙下方之半导体膜的步骤与移除第一导电膜图案的步骤为同时执行。3.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中半导体膜为一未掺杂多晶矽膜。4.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其保护膜为一包含一氮元素之绝缘膜。5.如申请专利范围第4项之制造一快闪记忆体装置之单元的方法,其中包含一氮元素的绝缘膜,是从一氮化矽膜与一氮氧化矽膜组成的群组中选出。6.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中第一导电膜的厚度与半导体膜相同或更薄。7.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中第一导电膜为一已掺杂多晶矽膜。8.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中间隔物是由一材料所形成,该材料是从一已掺杂矽膜与一氮化矽膜组成的群组中选出。9.如申请专利范围第8项之制造一快闪记忆体装置之单元的方法,其中已掺杂矽膜是从一已掺杂多晶矽膜与一已掺杂非晶形矽膜组成的群组中选出。10.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中曝露的保护膜图案是藉由使用一磷酸溶液之湿法蚀刻而移除。11.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中半导体膜图案是藉由离子植入而掺杂。12.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中层间绝缘膜是从一氧化物/氮化物/氧化物(O/N/O)膜与一氮化物/氧化物(N/O)组成的群组中选出。13.如申请专利范围第1项之制造一快闪记忆体装置之单元的方法,其中第二导电膜是从一已掺杂多晶矽膜与一polycide膜组成的群组中选出,其中该polycide膜包含一耐火金属。14.如申请专利范围第13项之制造一快闪记忆体装置之单元的方法,其中包含耐火金属的polycide膜是从一包含钨polycide膜与一钛polycide膜组成的群组中选出。15.一种制造一快闪记忆体装置之单元的方法,包含下列步骤:在半导体基底上形成一隔离膜,以界定复数个平行主动区;在主动区上形成一隧道氧化物膜;在已形成隧道氧化物膜的半导体基底的整个表面上,依续形成一第一导电膜与一保护膜;选择性蚀刻隔离膜上方的保护膜,以在隧道氧化物膜的上方形成一保护膜图案;在已形成保护膜图案的半导体基底的整个表面上,形成一耗用式导电膜;藉由过度蚀刻耗用式导电膜与第一导电膜,直到保护膜图案的侧壁与一上表面曝露出来为止,曝露隔离膜的中心部位并同时形成一第一导电膜图案,其中该图案具有倾斜侧壁;除移保护膜图案;以及在所产生的结构上依续形成一层间绝缘膜和一第二导电膜。16.如申请专利范围第15项之方法,其中第一导电膜为一已掺杂矽膜或一未掺杂矽膜。17.如申请专利范围第15项之方法,其中保护膜为一氮化矽膜。18.如申请专利范围第15项之方法,进一步包括在保护膜上形成一抗反射膜的步骤。19.如申请专利范围第18项之方法,其中抗反射膜为一氮氧化矽膜。20.如申请专利范围第15项之方法,其中耗用式导电膜为一已掺杂矽膜或一未掺杂矽膜图式简单说明:图1系本发明与先前技艺所使用的一单位单元的断面图;图2系一等效电路图,图中说明图1所示之单位单元的一电容耦合率;图3系一等效电路图,图中说明一NOR型快闪记忆体装置之单元阵列区的一部分,图1所示之单位单元在此呈二维阵列;图4系一布置检视图,图中说明图3所示之等效电路图中之单元阵列的一部分;图5至图8系图4所示之BB'线的断面图,图中说明一种制造一快闪记忆体单元的传统方法;图9A至图14A系图4所示之AA'线的断面图,图中说明一种根据本发明之一具体实例来制造一快闪记忆体单元的方法;图9B至图14B系图4所示之BB'线的断面图,图中说明一种根据本发明之一具体实例来制造一快闪记忆体单元的方法;图15A、16A、17A、18A与19A系图4所示之AA'线的断面图,图中说明一种根据本发明之另一具体实例来制造一记忆体单元的方法;图15B、16B、17B、18B及19B系图4所示之BB'线的断面图,图中说明一种根据本发明之另一具体实例制造一记忆体单元的方法;以及图15C、16C、17C、18C、与19C系图4所示之CC'线的断面图,图中说明一种根据本发明之另一具体实例来制造一记忆体单元的方法。 |
