| 主权项 |
1.一种制作电容(capacitor)之下层储存电极(storagenode)的方法,该方法包含有下列步骤:提供一半导体基底(substrate),且该半导体基底表面包含有一绝缘层;进行一黄光暨蚀刻制程(photo-etching-process,PEP),以于该绝缘层中形成至少一凹槽,直至该半导体基底表面;进行一二阶段式(2-step)之同时(in-situ)掺杂沉积制程,以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(amorphous silicon,- Si)层以及一第二掺杂非晶矽(- Si)层,且该第二掺杂非晶矽(- Si)层中的掺质浓度(dopant concentration)小于该第一掺杂非晶矽(- Si)层中的掺质浓度;于该半导体基底表面形成一介电层,并填满该凹槽;进行一平整化(planarization)制程,以去除该绝缘层表面上之部分的该第二掺杂非晶矽(- Si)层、该第一掺杂非晶矽(- Si)层以及该介电层;去除该介电层以及该绝缘层;以及进行一半球状颗粒化(hemi-spherical grain,HSG)制程,以使该第二掺杂非晶矽(- Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。2.如申请专利范围第1项之方法,其中该半导体基底表面另包含有一导电物以及一蚀刻终止层(etch stop layer)。3.如申请专利范围第2项之方法,其中该导电物系为一电极接触(node contact)。4.如申请专利范围第2项之方法,其中该导电物系为一转接垫(landing pad)。5.如申请专利范围第2项之方法,其中该导电物系为一金属氧化半导体(metal-oxide semiconductor,MOS)电晶体的源极(source)或汲极(drain)。6.如申请专利范围第1项之方法,其中该二阶段式(2-step)之同时(in-situ)掺杂沉积制程之第一阶段的同时掺杂沉积制程的磷(Phosphorous)离子掺质浓度(dopant concentration)约为2.5-3.0E20/cm3,第二阶段的同时掺杂沉积制程的磷(Phosphorous)离子掺质浓度 (dopant concentration)约为1.2-1.7E20/cm3。7.如申请专利范围第1项之方法,其中该平整化制程系为一化学机械研磨 (chemical mechanicalpolishing,CMP)制程 。8.如申请专利范围第1项之方法,其中该平整化制程系为一回蚀刻(etch back)制程。9.如申请专利范围第1项之方法,其中于完成该半球状颗粒化(HSG)制程之后,该方法另包含有一热处理制程,以使具有复数个半球状颗粒结构之该第二掺杂非晶矽(- Si)层以及该第一掺杂非晶矽(- Si)层完全转化成多晶矽结构。10一种制作电容之下层储存电极的方法,该方法包含有下列步骤:提供一半导体基底,且该半导体基底表面包含有一绝缘层;进行一黄光暨蚀刻制程(PEP),以于该绝缘层中形成至少一凹槽,直至该半导体基底表面;进行一同时(in-situ)掺杂沉积制程,以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(- Si)层、一第二掺杂非晶矽(- Si)层以及一第三掺杂非晶矽(- Si)层,且该第二掺杂非晶矽(- Si)层中的掺质浓度大于该第一掺杂非晶矽(- Si)层以及该第三掺杂非晶矽(- Si)层中的掺质浓度;于该半导体基底表面形成一介电层,并填满该凹槽;进行一平整化制程,以去除该绝缘层表面上之部分的该第三掺杂非晶矽(- Si)层、该第二掺杂非晶矽(- Si)层、该第一掺杂非晶矽(- Si)层以及该介电层;去除该介电层以及该绝缘层;以及进行一半球状颗粒化(HSG)制程,以使该第一掺杂非晶矽(- Si)层以及该第三掺杂非晶矽(- Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。11.如申请专利范围第10项之方法,其中该半导体基底表面另包含有一导电物以及一蚀刻终止层(etchstop layer)。12.如申请专利范围第11项之方法,其中该导电物系为一电极接触。13.如申请专利范围第11项之方法,其中该导电物系为一转接垫。14.如申请专利范围第11项之方法,其中该导电物系为一金属氧化半导体(MOS)电晶体的源极或汲极。15.如申请专利范围第10项之方法,其中该同时(in-situ)掺杂沉积制程中该第一掺杂非晶矽层以及该第三掺杂非晶矽层之磷(Phosphorous)离子掺质浓度(dopant concentration)约为1.2-1.7E20/cm3。16.如申请专利范围第10项之方法,其中该同时(in-situ)掺杂沉积制程中该第二掺杂非晶矽层之磷(Phosphorous)离子掺质浓度(dopant concentration)约为2.5-3.0E20/cm3。17.如申请专利范围第10项之方法,其中该平整化制程系为一化学机械研磨(CMP)制程。18.如申请专利范围第10项之方法,其中该平整化制程系为一回蚀刻制程。19.一种制作电容之下层储存电极的方法,该方法包含有下列步骤:提供一半导体基底,且该半导体基底表面包含有一绝缘层;进行一黄光暨蚀刻制程(PEP),以于该绝缘层中形成至少一凹槽,直至该半导体基底表面;进行一同时(in-situ)掺杂沉积制程,以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(- Si)层、一掺杂多晶矽(poly Si)层以及一第二掺杂非晶矽(- Si)层,且该掺杂多晶矽层中的掺质浓度大于该第一掺杂非晶矽(- Si)层以及该第二掺杂非晶矽(- Si)层中的掺质浓度;于该半导体基底表面形成一介电层,并填满该凹槽;进行一平整化制程,以去除该绝缘层表面上之部分的该第二掺杂非晶矽(- Si)层、该掺杂多晶矽层、该第一掺杂非晶矽(- Si)层以及该介电层;去除该介电层以及该绝缘层;以及进行一半球状颗粒化(HSG)制程,以使该第一掺杂非晶矽(- Si)层以及该第二掺杂非晶矽(- Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。20.如申请专利范围第19项之方法,其中该半导体基底表面另包含有一导电物以及一蚀刻终止层(etchstop layer)。21.如申请专利范围第19项之方法,其中该导电物系包含有一电极接触、一转接垫、或一金属氧化半导体(MOS)电晶体的源极或汲极。22.如申请专利范围第19项之方法,其中该同时(in-situ)掺杂沉积制程中形成该第一掺杂非晶矽层以及该第二掺杂非晶矽层之磷(Phosphorous)离子掺质浓度(dopant concentration)约为1.2-1.7E20/cm3。23.如申请专利范围第19项之方法,其中该平整化制程系包含有一化学机械研磨(CMP)制程或一回蚀刻制程。图式简单说明:图一为习知电容之下层储存电极的制程示意图。图二为习知电容下层储存电极发生倾倒的示意图。图三为本发明第一实施例中用来进行电容下层储存电极制程之半导体晶片的示意图。图四至图八为本发明本发明第一实施例中电容之下层储存电极的制程示意图。图九至图十为本发明第一实施例中电容完成后的示意图。图十一为本发明第二实施例中电容下层储存电极之示意图。图十二为本发明第二实施例中电容完成后的示意图。图十三为本发明第三实施例中电容下层储存电极之示意图。图十四为本发明第三实施例中电容完成后的示意图。 |
