| 主权项 |
1.一种半导体记忆装置,其特征是包含有:记忆器阵列,具有被排列成为行列状之多个记忆单元,和沿着列方向被分割成为多个之记忆器块;多个主字线,分别对应到上述之记忆器阵列之指定数之列之记忆单元,和共同设在上述之多个记忆器块;多个副字线,被设置成对应到上述各个记忆器块之记忆单元列之各个,分别用来连接对应之列之记忆单元;主字线选择电路,依照第1位址信号位元用来选择被配置成与上述多个主字线中之指定位址之列对应之主字线;和多个副解码电路,被配置成与上述之多个记忆器块对应,分别对第2位址信号位元进行解码,依照该解码结果用来产生副字线指定信号,藉以从上述指定数之列之组中,指定1个之列;上述之副解码电路之各个包含有变换电路,依照页大小指示信号,用来变更解码信号和副字线指定信号之对应关系;和具备有多个副字线驱动器电路,被设置成与上述之副字线之各个对应,依照上述之副字线指定信号和对应之主字线上之信号,用来将对应之副字线驱动成为选择状态。2.如申请专利范围第1项之半导体记忆装置,其中上述之各个副解码电路包含有多个单位解码电路,被设置成为与上述指定数之列之各个对应,用来对被施加之位址信号位元进行解码;和上述之变换电路包含有多个单位变换电路,被配置成与上述指定数之列对应,依照上述之页大小指示信号,用来选择和输出预定之单位解码电路所输出之解码信号之1个,当使上述多个单位变换电路之输出信号之1个活性化时,成为上述之副字线指定信号。3.如申请专利范围第1项之半导体记忆装置,其中上述之各个主字线包含有第1和第2字线之对偶,用来传达互补之主字线选择信号;和上述之各个副字线驱动器电路依照上述之副字线指定信号和对应之第1和第2字线对偶之信号,用来将对应之副字线驱动成为选择状态。4.如申请专利范围第2项之半导体记忆装置,其中上述之各个主字线包含有第1和第2字线之对偶,用来传达互补之主字线选择信号;上述之各个副字线驱动器电路依照对应之单位变换电路之输出信号和对应之第1和第2字线对偶之信号,用来将对应之副字线驱动成为选择状态。5.如申请专利范围第1项之半导体记忆装置,其中更具备有行选择电路,利用上述之记忆器阵列,以记忆器块为单位进行行选择,用来选择多个位元之记忆单元藉以对被指定之记忆器块进行资料存取。6.如申请专利范围第1项之半导体记忆装置,其中上述之多个副解码电路被设置成为与上述多个记忆器块之各个对应,分别将上述之副字线指定信号传达到对应之记忆器块。7.如申请专利范围第1项之半导体记忆装置,其中更具备有字线模态控制电路,依照来自外部之字线模态选择信号,用来产生上述之页大小指示信号。8.如申请专利范围第1项之半导体记忆装置,其中更具备有:闩锁电路,用来闩锁和输出来自外部之字线模态选择信号;和页大小控制电路,依照上述之闩锁电路之输出信号和列选择时序控制信号,用来产生上述之页大小指示信号。9.如申请专利范围第1项之半导体记忆装置,其中上述之指定数之列是8之自然数倍之列,上述之记忆器块之数为8之自然数倍之数。10.一种半导体记忆装置,其特征是具备有:记忆器阵列,具有被排列成为行列状之多个记忆单元,和沿着列方向被分割成为多个之记忆器块;分别具备有多个主字线,共同设在上述之多个记忆器块,和被设置成对应到上述记忆器阵列之指定数之列,上述之多个主字线之各个包含有用来传达互补之信号之第1和第2字线对偶;多个副解码电路,被设置成对应到上述之各个记忆器块,依照第1位址位元用来产生副解码信号,藉以指定对应之记忆器块之指定数之列之组中之1个别;和多个副字驱动器,被设置成对应到上述之各个副字线,分别依照对应之副解码信号和对应之主字线之第1和第2字线上之信号,将对应之副字线驱动成为选择状态。11.如申请专利范围第10项之半导体记忆装置,其中上述之多个副解码电路之各个包含有变更电路,在回应页大小变换信号时,用来变更上述之第1位址位元和上述指定数之列之组之指定列之对应关系。12.如申请专利范围第10项之半导体记忆装置,其中更具备有行选择电路,依照行位址位元,从上述多个记忆器块中之1个之记忆器块,选择多个位元之记忆单元藉以进行资料存取。13.如申请专利范围第1项之半导体记忆装置,其中在不同列被指定之记忆器块,被指定之列上之记忆单元,以指定相同逻辑行位址之方式,设定实体位址。14.如申请专利范围第10项之半导体记忆装置,其中在不同列被指定之记忆器块,被指定之列上之记忆单元,以指定相同逻辑行位址之方式,设定实体位址。图式简单说明:图1概略的表示本发明之实施形态1之半导体记忆装置之全体之构造。图2是时序图,用来表示图1所示之半导体记忆装置之动作顺序。图3A表示图1所示之字线模态控制电路之构造,图3B是时序图,用来表示字线模态控制电路之动作。图4概略的表示图1所示之半导体记忆装置之记忆器阵列部之构造。图5A表示线模态时被活性化之副解码信号之分布,图5B表示线模态时被选择之副字线之位置。图6A表示盒子模态时被活性化之副解码信号之分布,图6B表示盒子模态时之选择副字线之位置。图7概略的表示记忆器块之构造。图8概略的表示图4所示之副解码器带之构造。图9表示图8所示之副解码信号产生电路之构造。图10表示图7所示之副字驱动器电路之构造。图11概略的表示图7所示之主解码器之构造。图12表示依照本发明之半导体记忆装置之实体行位址之分配。图13A表示线模态时之选择副字线之位置,图13B表示线模态时之逻辑位址空间之选择记忆单元之区域。图14A表示盒子模态时之选择副字线之位置,图14B表示盒子模态时之逻辑位址上之选择记忆单元区域。图15概略的表示本发明之实施形态1之变更例1之主要部份之构造。图16A表示变更例1之选择副字线之位置,图16B表示变更例1之盒子模态时之选择区域之逻辑位址空间上之位置。图17概略的表示本发明之实施形态1之变更例1之字线选择电路之构造。图18A表示本发明之实施形态1之变更例2之盒子模态1之选择副字线之位置,图18B表示变更例2之盒子模态2之选择副字线之位置。图19表示变更例2之字线选择模态之选择副字线之位置。图20表示变更例2之副解码信号产生电路之构造。图21概略的表示本发明之实施形态1之变更例3之主要部份之构造。图22概略的表示习知之半导体记忆装置之记忆器阵列部之构造。图23是信号波形图,用来表示习知之半导体记忆装置之资料存取时之动作。图24是时序图,用来表示习知之半导体记忆装置之资料存取顺序之一实例。 |
