| 主权项 |
1.一种延迟锁定回路,包括一延迟部分,藉以均匀一致方式延迟输入第一时钟信号而产生第一输出信号及以可变方式延迟第一时钟信号而产生第二输出信号;及一输出信号产生器,用以产生第二时钟信号,当第一输出信号自第一逻辑状态转换至第二逻辑状态时,此第二时钟信号之电压位准增高及当第二输出信号自第二逻辑状态转换至第一逻辑状态时,此第二时钟信号之电压位准降低。2.根据申请专利范围第1项之延迟锁定回路,其中延迟锁定回路包括一积分器用以将第二时钟信号积分及其中延迟部分响应于积分器之输出信号,藉以可变方式延迟第一时钟信号而产生第二输出信号。3.根据申请专利范围第1项之延迟锁定回路,其中第一输出信号之第一逻辑状态为逻辑「低」位准及第一输出信号之第二逻辑状态为逻辑「高」位准。4.根据申请专利范围第1项之延迟锁定回路,其中第二输出信号之第一逻辑状态为逻辑「低」位准及第一输出信号之第二逻辑状态为逻辑「高」位准。5.根据申请专利范围第1项之延迟锁定回路,其中延迟部分包括:第一延迟用以延迟第一时钟信号及产生第一输出信号;及第二延迟用以藉以可变方式延迟第一时钟信号而产生第二输出信号。6.根据申请专利范围第1项之延迟锁定回路,其中输出信号产生器包括:第一脉波信号产生器用以当第一输出信号自第一逻辑状态转换至第二逻辑状态时产生第一脉波信号;第二脉波信号产生器用以当第二输出信号自第二逻辑状态转换至第一逻辑状态时产生第二脉波信号;及一正反器用以产生第二时钟信号,当第一脉波信号产生时第二时钟信号之电压位准增高及当第二脉波信号产生时,第二时钟信号之电压位准降低。7.一种延迟锁定回路,包括:一延迟部分,用以藉延迟一输入第一时钟信号历一预定时期及藉以选择方式改变第一及第二输出信号之输出时间而产生第一及第二输出信号;及一输出信号产生器,用以产生第二时钟信号,当第一输出信号自第一逻辑状态转换至第二逻辑状态时第二时钟信号之电压位准增高,及当第二输出信号自第二逻辑状态转换至第一逻辑状态时第二时钟信号之电压位准降低。8.根据申请专利范围第7项之延迟锁定回路,尚包括一积分器用以将第二时钟信号积分及于其中延迟部分响应于积分器之输出信号以可变方式延迟第一时钟信号。9.根据申请专利范围第7项之延迟锁定回路,其中第二输出信号之第一逻辑状态为逻辑「低」位准及第一输出信号之第二逻辑状态为逻辑「高」位准。10.根据申请专利范围第7项之延迟锁定回路,其中第二输出信号之第一逻辑状态为逻辑「高」位准及第一输出信号之第二逻辑状态为逻辑「低」位准。11.根据申请专利范围第7项之延迟锁定回路,其中延迟部分包括:第一多工器,其用以接收一参考电压及一控制信号,及响应于一选择信号而输出参考电压或控制信号;第一延迟器,其用以藉响应该第一多工器之输出控制一第一时钟信号之延迟时间以产生一第一输出信号;第二多工器,其用以接收参考电压及控制信号及输出参考电压或控制信号;及第二延迟器,其用以藉响应于第二多工器之输出而控制第一时钟信号之延迟时间以产生第二输出信号。12.根据申请专利范围第7项之延迟锁定回路,其中输出信号产生器包括:第一脉波信号产生器用以当第一输出信号自第一逻辑状态转换至第二逻辑状态时产生第一脉波信号;第二脉波信号产生器用以当第二输出信号自第二逻辑状态转换至第一逻辑状态时产生第二脉波信号;及一正反器用以产生第二时钟信号,当第一脉波信号产生时第二时钟信号之电压位准增高及当第二脉波信号产生时第二时钟信号之电压位准降低。13.根据申请专利范围第7项之延迟锁定回路,其中当第一多工器输出参考电压时第一延迟以均匀一致方式延迟第一时钟信号及当第二多工器输出控制信号时以可变方式延迟第一时钟信号。14.根据申请专利范围第7项之延迟锁定回路,其中参考电压为延迟锁定回路之源电压之半。15.一种延迟锁定方法,包括以下步骤:接收第一时钟信号;藉以均匀一致方式延迟第一时钟信号而产生第一输出信号;当第一时钟信号自第一逻辑状态转换至第二逻辑状态时,将第二时钟信号自一逻辑「低」位准转换至一逻辑「高」位准;及当第二输出信号自第二逻辑状态转换至第一逻辑状态时,将第二时钟信号自逻辑「高」位准转换至逻辑「低」位准。16.根据申请专利范围第15项之方法,其中产生第二输出信号尚包括将第二时钟信号积分之步骤及其中第二输出信号之输出时间响应于由将第二时钟信号积分所产生之信号而改变。17.一种延迟锁定方法,包括以下步骤:接收一第一时钟信号;藉延迟此第一时钟信号历第一预定时间而产生第一输出信号;藉延迟此第一时钟信号历第二预定时间而产生第二输出信号;当第一输出信号自第一逻辑状态转换至第二逻辑状态时,将第二时钟信号自逻辑「低」位准转换至逻辑「高」位准;及当第二输出信号自第二逻辑状态转换至第一逻辑状态时,将第二时钟信号自逻辑「高」位准转换至逻辑「低」位准;其中当第一输出信号之输出时间系均匀一致时,第二输出信号之输出时间为可变及当第一输出信号之输出时间系可变时第二输出信号之输出时间为均匀一致。18.根据申请专利范围第17项之方法,其中产生第一及第二输出信号之每一步骤尚包括将第二时钟信号积分之步骤及第一与第二输出信号之输出时间响应于由于第二时钟信号积分所产生之信号而以选择方式改变。图式简单说明:图1为一方块图,图中例示一传统之工作周期及一传统之延迟回路;图2为根据本发明之第一具体实例之一延迟锁定回路之方块图;图3A为信号之定时图,显示当第一时钟信号之工作周期小于50%及第一时钟信号经延迟锁定时,第一时钟信号之工作周期被校正成为50%之方式;图3B为信号之定时图,显示当第一时钟信号之工作周期大于50%及第一时钟信号经延迟锁定时,第一时钟信号之工作周期被校正成为50%之方式;图4为根据本发明之第二具体实例之一延迟锁定回路之方块图;及图5为一电路图,用以显示图2中所示之第二延迟单元242之一及图4中所示之第一及第二延迟单元441及442。 |
