| 主权项 |
1.一种积体电路元件,其包含:一半导体基材;一介电层,置于该半导体基材上;和一矽晶层,置于该介电层上,其包含:第一p型部分,与第一p型部分相邻的第一n型部分,第二p型部分,和与第二p型部分相邻的第二n型部分。2.如申请专利范围第1项所述之积体电路元件,其中之第一n型部分与第二p型部分相邻。3.如申请专利范围第1项所述之积体电路元件,其中该矽晶层更进一步包含一中央部分,该中央部分位于第一n型部分与第二p型部分之间。4.如申请专利范围第3项所述之积体电路元件,其中该中央部分掺杂n型杂质。5.如申请专利范围第4项所述之积体电路元件,其中该中央部分的n型杂质浓度低于第一n型部分和第二n型部分其中之一的n型杂质浓度。6.如申请专利范围第3项所述之积体电路元件,其中该中央部分掺杂p型杂质。7.如申请专利范围第6项所述之积体电路元件,其中该中央部分的p型杂质浓度低于第一p型部分和第二p型部分其中之一的p型杂质浓度。8.如申请专利范围第3项所述之积体电路元件,其中该中央部分为无掺杂之区域。9.如申请专利范围第1项所述之积体电路元件,其中该矽晶层更进一步包含与第一p型部分相邻之第三n型部分。10.如申请专利范围第9项所述之积体电路元件,其中该矽晶层更进一步包含与第一p型部分以及第一n型部分相邻之第四n型部分,其中之第四n型部分的杂质浓度低于第三n型部分。11.如申请专利范围第9项所述之积体电路元件,其中之第三n型部分与第一n型部分相邻。12.如申请专利范围第9项所述之积体电路元件,其中该第三n型部分与第一n型部分不直接相邻。13.如申请专利范围第1项所述之积体电路元件,其中该矽晶层更进一步包含与第二n型部分相邻之第三p型部分。14.如申请专利范围第13项所述之积体电路元件,其中该矽晶层更进一步包含与第二n型部分相邻之第四p型部分,其中第四p型部分的杂质浓度低于第三p型部分。15.如申请专利范围第13项所述之积体电路元件,其中该第三p型部分与第二p型部分相邻。16.如申请专利范围第13项所述之积电路元件,其中该第三p型部分与第二p型部分不直接相邻。17.一种积体电路元件,其包含:一半导体基材;一绝缘结构,置于该半导体基材上;和一矽晶层,置于该绝缘结构上,其包含:第一p型部分,与第一p型部分相邻的第一n型部分,第二p型部分,以及与第二p型部分相邻的第二n型部分。18.如申请专利范围第17项所述之积体电路元件,其中该矽晶层更进一步包含一中央部分,该中央部分位于第一n型部分与第二p型部分之间。19.如申请专利范围第18项所述之积体电路元件,其中该中央部分掺杂n型杂质。20.如申请专利范围第19项所述之积体电路元件,其中该中央部分的n型杂质浓度低于第一n型部分的n型杂质浓度。21.如申请专利范围第18项所述之积体电路元件,其中该中央部分掺杂p型杂质。22.如申请专利范围第21项所述之积体电路元件,其中该中央部分的p型杂质浓度低于第一p型部分的p型杂质浓度。23.如申请专利范围第18项所述之积体电路元件,其中该中央部分为无掺杂之区域。24.如申请专利范围第17项所述之积体电路元件,其中该矽晶层更进一步包含与第一p型部分相邻的第三n型部分。25.如申请专利范围第24项所述之积体电路元件,其中该矽晶层更进一步包含与第一p型部分以及第一n型部分相邻的第四n型部分,其中第四n型部分的杂质浓度低于第三n型部分。26.如申请专利范围第17项所述之积体电路元件,其中该矽晶层更进一步包含与第二n型部分相邻的第三p型部分。27.如申请专利范围第26项所述之积体电路元件,其中该矽晶层更进一步包含与第二n型部分相邻的第四p型部分,其中第四p型部分的p型杂质浓度低于第三p型部分的p型杂质浓度,并且其中第三p型部分与第二p型部分不直接相邻。28.一种积体电路元件,其包含:一半导体基材;一井区,位于该半导体基材内;第一绝缘结构,制作于该半导体基材内,邻近于该井区;第二绝缘结构,制作于该半导体基材内,邻近于该井区,并与第一绝缘结构相距一段距离;一介电层,置于该井区、第一绝缘结构以及第二绝缘结构之上;和一矽晶层,置于该绝缘结构上,其包含:第一p型部分,与第一p型部分相邻的第一n型部分,第二p型部分,和与第二p型部分相邻的第二n型部分,其中至少一部份的第一p型与第一n型部分位于第一绝缘结构之上,且至少一部份的第二p型与第二n型部分位于第二绝缘结构之上。29.如申请专利范围第28项所述之积体电路元件,其中第一n型部分与第二p型部分相邻。30.如申请专利范围第28项所述之积体电路元件,其中该矽晶层更进一步包含一中央部分,该中央部分位于第一n型部分与第二p型部分之间,且位于该井区之上方。31.如申请专利范围第30项所述之积体电路元件,其中该中央部分为无掺杂之区域。32.如申请专利范围第30项所述之积体电路元件,其中该中央部分掺杂n型杂质。33.如申请专利范围第30项所述之积体电路元件,其中该中央部分掺杂p型杂质。34.如申请专利范围第28项所述之积体电路元件,其中该矽晶层更进一步包含一个与第一p型部分相邻之第三n型部分。35.如申请专利范围第34项所述之积体电路元件,其中该矽晶层更进一步包含与第一p型部分以及第一n型部分相邻之第四n型部分,其中第四n型部分的杂质浓度低于第三n型部分。36.如申请专利范围第34项所述之积体电路元件,其中该第三n型部分与第一n型部分相邻。37.如申请专利范围第34项所述之积体电路元件,其中该第三n型部分与第一n型部分不直接相邻。38.如申请专利范围第28项所述之积体电路元件,其中该矽晶层更进一步包含与第二n型部分相邻之第三p型部分。39.如申请专利范围第38项所述之积体电路元件,其中该矽晶层更进一步包含与第二n型部分相邻之第四p型部分,其中第四p型部分的杂质浓度低于第三p型部分,且第三p型部分与第二p型部分不直接相邻。40.如申请专利范围第28项所述之积体电路元件,其中该井区可被偏压以控制该矽晶层以提供静电放电防护。41.如申请专利范围第28项所述之积体电路元件,其中该第一p型部分耦合至一VDD讯号。42.如申请专利范围第28项所述之积体电路元件,其中该第二n型部分耦合至一VSS讯号。43.一种积体电路元件,其包含:一半导体基材;一绝缘层,置于该半导体基材之上;第一矽晶层置于该绝缘层之上,其包含:第一绝缘结构制作于第一矽晶层内;和第二绝缘结构制作于第一矽晶层内,并与第一绝缘结构相距一段距离;一介电层置于该第一矽晶层之上;和第二矽晶层置于该介电层之上,其包含:第一p型部分,与第一p型部分相邻的第一n型部分,第二p型部分;和一与第二p型部分相邻的第二n型部分。44.如申请专利范围第43项所述之积体电路元件,其中位于第一绝缘结构与第二绝缘结构之间的第一矽晶层可被偏压以提供静电放电防护。45.如申请专利范围第43项所述之积体电路元件,其中该第二矽晶层更进一步包含一中央部分,该中央部分位于第一n型部分与第二p型部分之间。46.如申请专利范围第45项所述之积体电路元件,其中该中央部分掺杂n型杂质。47.如申请专利范围第46项所述之积体电路元件,其中该中央部分的n型杂质浓度低于第一n型部分的n型杂质浓度。48.如申请专利范围第45项所述之积体电路元件,其中该中央部分掺杂p型杂质。49.如申请专利范围第48项所述之积体电路元件,其中该中央部分的p型杂质浓度低于第一p型部分的p型杂质浓度。50.如申请专利范围第45项所述之积体电路元件,其中该中央部分为无掺杂之区域。51.一种保护互补式金氧半积体电路元件避免静电放电伤害的方法,包含:提供一讯号经由一互补式金氧半积体电路给该互补式金氧半积体电路元件;提供至少一个的低杂讯矽控整流器于互补式金氧半积体电路中;将该低杂讯矽控整流器与该互补式金氧半积体电路之一基材隔绝;并藉由该低杂讯矽控整流器保护该互补式金氧半积体电路元件,避免被从该讯号产生之静电放电伤害。52.如申请专利范围第51项所述之方法,其中复包含一步骤提供偏压给该低杂讯矽控整流器。53.一种保护绝缘层上矽元件避免静电放电伤害的方法,其包含步骤:提供一讯号经由一绝缘层上矽电路给该元件;提供至少一个的低杂讯矽控整流器于绝缘层上矽电路中;且藉由该低杂讯矽控整流器保护该绝缘层上矽元件,避免被从该讯号产生之静电放电伤害。54.如申请专利范围第1项所述之积体电路元件,更进一步包含一制作于半导体基材内之隔绝结构,其中第一p型部分、第一n型部分、第二p型部分与第二n型部分皆位于该隔绝结构之上。图式简单说明:图1 绘示的是一种习知的制作于积体电路之矽控整流器之剖面图。图2 绘示的是另一种习知的制作于积体电路之矽控整流器之剖面图。图3 绘示的是根据本发明精神的一实施例,一个矽控整流器的布局图。图4 绘示的是图3的矽控整流器的剖面图。图5 绘示的是根据本发明精神的另一个实施例,一个矽控整流器的布局图。图6 绘示的是图5的矽控整流器的剖面图。图7 绘示的是根据本发明精神的又一个实施例,一个矽控整流器的布局图。图8 绘示的是图7的矽控整流器的立体图。图9 绘示的是根据本发明精神的又另一个实施例,一个矽控整流器的布局图。图10 绘示的是图9的矽控整流器的立体图。图11 绘示的是根据本发明精神的实施例,一个具有基体偏压功能之多晶矽矽控整流器的布局图。图12 绘示的是图11的矽控整流器的剖面图。图13 绘示的是根据本发明精神的另一个实施例,一个具有基体偏压功能之多晶矽矽控整流器的布局图。图14 绘示的是图13的矽控整流器的剖面图。图15 绘示的是根据本发明精神的又一个实施例,一个具有基体偏压功能之多晶矽矽控整流器的布局图。图16 绘示的是图15的矽控整流器的立体图。图17 绘示的是根据本发明精神的又另一个实施例,一具有基体偏压功能之多晶矽矽控整流器的布局图。图18 绘示的是图17的矽控整流器的立体图。图19 绘示的是多晶矽矽控整流器的电路符号及其相对应的元件剖面结构图。图20 绘示的是具有基体偏压功能之多晶矽矽控整流器的电路符号及其相对应的元件剖面结构图。图21 绘示的是应用多晶矽矽控整流器的静电放电防护设计之电路图。图22 绘示的是应用具有基体偏压功能之多晶矽矽控整流器的静电放电防护设计之电路图。 |
