| 主权项 |
1.一种记忆阵列之设计架构,至少包括:复数个记忆胞;复数个选择电晶体,连接该些记忆胞,该些选择电晶体包括上区块选择电晶体与下区块选择电晶体;以及复数条平行位元线,连接该些选择电晶体,其中奇数条位元线位于一第一金属导线层,且连接到该些上区块选择电晶体,偶数条位元线位于一第二金属导线层,且连接到该些下区块选择电晶体。2.如申请专利范围第1项之设计架构,其中该些记忆胞系选自于唯读记忆胞(ROM)、可程式唯读记忆胞(PROM)、可抹写且可程式唯读记忆胞(EPROM)、可电除且可程式唯读记忆胞(EEPROM)、快闪记忆胞(FLASH ROM)、氮化物唯读记忆胞(NRON)、双位元唯读记忆胞(dual bitROM)或双位元氮化物唯读记忆胞(dual bit NROM)。3.如申请专利范围第1项之设计架构,其中该上区块选择电晶体具有一第一选择电晶体与一第二选择电晶体,该下区块选择电晶体具有一第三选择电晶体与一第四选择电晶体。4.如申请专利范围第3项之设计架构,其中更包括一第一、第二、第三、第四选择线分别连接至该些第一、第二、第三、第四选择电晶体之闸极端。5.如申请专利范围第3项之设计架构,其中该些奇数条位元线连接于该些第一、第二选择电晶体之源极/汲极端,且该些偶数条位元线连接于该些第三、第四选择电晶体之源极/汲极端。6.如申请专利范围第5项之设计架构,其中该些第一、第二、第三、第四选择电晶体之另一源极/汲极端分别连接至该些记忆胞之源极/汲极端。7.如申请专利范围第1项之设计架构,其中更包括一字元线连接该些记忆胞之闸极端。8.如申请专利范围第1项之设计架构,其中相邻之位元线系位于不同之金属导线层。9.一种记忆阵列之设计架构,至少包括:复数个记忆胞;复数个选择电晶体,连接该些记忆胞,该些选择电晶体包括第一上、下区块选择电晶体与第二上、下区块选择电晶体;以及第一、第二、第三、第四位元线,彼此平行,其中该第一、第二位元线与该第三、第四位元线间隔交替排列,该第一、第二位元线间隔位于该第三位元线与第四位元线之间,该第四位元线位于该第一位元线与第二位元线之间,并且该第一位元线连接该第一上区块选择电晶体,该第二位元线连接该第一下区块选择电晶体,该第三位元线连接该第二上区块选择电晶体,该第四位元线连接该第二下区块选择电晶体。10.如申请专利范围第9项之设计架构,其中该些记忆胞系选自于唯读记忆胞(ROM)、可程式唯读记忆胞(PROM)、可抹写且可程式唯读记忆胞(EPROM)、可电除且可程式唯读记忆胞(EEPROM)、快闪记忆胞(FLASH ROM)、氮化物唯读记忆胞(NROM)、双位元唯读记忆胞(dual bit ROM)或双位元氮化物唯读记忆胞(dual bit NROM)。11.如申请专利范围第9项之设计架构,其中该第一、第二上区块选择电晶体具有一第一选择电晶体与一第二选择电晶体,该第一、第二下区块选择电晶体具有一第三选择电晶体与一第四选择电晶体。12.如申请专利范围第11项之设计架构,其中更包括一第一、第二、第三、第四选择线分别连接至该些第一、第二、第三、第四选择电晶体之闸极端。13.如申请专利范围第11项之设计架构,其中该些第一、第三位元线连接于该些第一、第二选择电晶体之源极/汲极端,且该些第二、第四位元线连接于该些第三、第四选择电晶体之源极/汲极端。14.如申请专利范围第13项之设计架构,其中该些第一、第二、第三、第四选择电晶体之另一源极/汲极端分别连接至该些记忆胞之源极/汲极端。15.如申请专利范围第9项之设计架构,其中更包括一字元线连接该些记忆胞之闸极端。图式简单说明:第1图为本发明之第一较佳实施例之记忆阵列之设计架构示意图;第2图为第1图之记忆区块的剖面示意图,说明相邻位元线之间的位置关系;第3图为本发明之第二较佳实施例之记忆阵列之设计架构示意图;第4a图为习知记忆体设计架构之操作时脉图,必须等到位元线稳定之后方可进行感测;第4b图为习知记忆体设计架构之操作时脉图,当感测提前时,位元线间的耦合效应将导致感测错误;第5图为本发明之记忆体设计架构之操作时脉图,不须等到位元线稳定即可进行感测,且不会有感测错误之问题发生。 |
