包含非易失性半导体存储器的半导体集成电路装置的制造方法

摘要

本发明的课题是一种具有非易失性半导体存储器的半导体集成电路装置的制造方法,包含以下的工序(a)至(k)。(a)形成元件隔离区300的工序;(b)形成具有第1栅绝缘层12和字栅用的第1导电层并具有在第1方向上延伸的多个开口部的层叠体的工序;(c)形成第2栅绝缘层22的工序;(d)在第1导电层的两侧形成侧绝缘层24的工序;(e)在整个面上形成第2导电层的工序;(f)在至少形成共用接触部的区域上形成第1掩模层的工序;(g)通过利用各向异性刻蚀以刻蚀上述第2导电层来形成侧壁状的第1和第2控制栅、而且至少在形成共用接触部的区域上形成接触用导电层的工序;(h)形成构成源区或漏区的杂质扩散层的工序;(i)形成覆盖控制栅的埋入绝缘层70的工序;(j)在形成共用接触部的区域上形成第2掩模层230的工序;以及(k)对上述字栅用的第1导电层进行构图的工序。

主权项

1.一种半导体集成电路装置的制造方法，该制造方法是具有在多个行和列中将非易失性半导体存储器排列成网格状的存储单元阵列的半导体集成电路装置的制造方法，其特征在于，包含以下的工序(a)至(k)：(a)在半导体层的表面上形成元件隔离区的工序；(b)在上述半导体层上形成具有第1栅绝缘层和该第1栅绝缘层上被配置的字栅用的第1导电层的层叠体的工序，其中，该层叠体具有在第1方向上延伸的多个开口部；(c)在上述半导体层上且以与上述第1栅绝缘层的两侧邻接的方式形成第2栅绝缘层的工序；(d)在上述字栅用的第1导电层的两侧形成侧绝缘层的工序；(e)在该结构体的表面的整个面上以覆盖在上述工序(a)～(d)中已被形成的结构体的方式形成第2导电层的工序；(f)在上述第2导电层上且在至少形成共用接触部的区域上形成第1掩模层的工序；(g)形成控制栅和共用接触部的工序，其中，通过利用各向异性刻蚀在整个面上刻蚀上述第2导电层，在上述侧绝缘层的两侧形成在上述第1方向上连续的侧壁状的第1和第2控制栅，而且，至少在形成共用接触部的区域上形成接触用导电层，对于与上述第1方向交叉的第2方向，与相邻的1组第1和第2控制栅连续地形成一个上述接触用导电层；(h)在位于上述第1和第2控制栅之间的上述半导体层中掺入杂质以形成构成源区或漏区的杂质扩散层的工序；(i)形成覆盖上述第1和第2控制栅的绝缘层的工序；(j)在形成上述共用接触部的区域上形成第2掩模层的工序；以及(k)对上述字栅用的第1导电层进行构图的工序。