| 主权项 |
1.一种具有复数个输出入接脚之半导体积体电路,包括:提供沿着该半导体积体电路之一周边电路区而连续形成之一第一信号路径之装置,以测量该周边区之晶片上制程变化之信号延迟时间;以及提供各别形成于该半导体积体电路之局部电路区之第二信号路径之装置,以测量在该局部电路区处之关于晶片上制程变化之信号延迟时间。2.如申请专利范围第1项所述之半导体积体电路,其中该提供该第一信号路径之装置包括一边界扫描暂存器,其具有分别连接至输出入接脚之边界扫描单元。3.如申请专利范围第2项所述之半导体积体电路,其中该边界扫描单元具有彼此相同之电路图样,且系彼此串联以提供该第一信号路径。4.如申请专利范围第1项所述之半导体积体电路,其中该提供该第二信号路径之该装置具有分别排列于该局部电路区内之复数个局部监测电路。5.如申请专利范围第4项所述之半导体积体电路,其中各局部监测电路包括:第一与第二垫;以及一速度关联电路,连接于该第一与第二垫之间。6.如申请专利范围第5项所述之半导体积体电路,其中该速度关联电路包括操作于速度关联之电路元件,且系串联于该第一与第二垫之间。7.如申请专利范围第6项所述之半导体积体电路,其中该第一与第二垫分别包括一虚拟垫或一输出入垫。8.如申请专利范围第6项所述之半导体积体电路,其中该第一与第二垫分别包括一虚拟垫及一输出入垫。9.如申请专利范围第6项所述之半导体积体电路,其中该电路元件包括串联于该第一与第二垫之间之反相器。10.如申请专利范围第6项所述之半导体积体电路,其中该速度关联电路包括垂直方向型或水平方向型,根据通道长度之延伸方向。11.一种具有复数个输出入接脚之半导体积体电路,包括:一边界扫描暂存器,包括分别连接至输出入接脚之边界扫描单元之链,以测量该周边区之晶片上制程变化之信号延迟时间;以及复数个局部监测电路,各别形成于该半导体积体电路之局部电路区,以测量在该局部电路区处之关于晶片上制程变化之信号延迟时间。12.如申请专利范围第11项所述之半导体积体电路,其中各局部监测电路包括:一速度关联电路,连接于第一与第二垫之间。13.如申请专利范围第12项所述之半导体积体电路,其中该速度关联电路包括操作于速度关联之电路元件,且系串联于该第一与第二垫之间。14.如申请专利范围第13项所述之半导体积体电路,其中该第一与第二垫分别包括一虚拟垫或一输出入垫。15.如申请专利范围第13项所述之半导体积体电路,其中该第一与第二垫分别包括一虚拟垫及一输出入垫。16.如申请专利范围第13项所述之半导体积体电路,其中该电路元件包括串联于该第一与第二垫之间之反相器。17.如申请专利范围第13项所述之半导体积体电路,其中该速度关联电路包括垂直方向型或水平方向型,根据通道长度之延伸方向。图式简单说明:第1图绘示具有构成边界扫描暂存器之边界扫描单元之半导体IC之一般排列;第2图绘示第1图之边界扫描单元之电路图;第3A与3B图显示边界扫描暂存器之信号延迟时间之操作速度之关联値;第4图显示根据本发明之具局部监测之半导体积体电路之排列图示;第5A至5D图显示第4图之局部监测电路之较佳实施例;第6A至6D图显示第5A、5B、5C或5D之速度关联电路之较佳实施例之电路图;第7A至7C图显示应用于局部监测电路中之反相器之有效布局图样;以及第8A至8D图显示在半导体积体电路中之局部监测电路之有效特征排列。 |
