| 主权项 |
1.一种同步延迟电路装置,包括复数组同步延迟电 路,以使输入时脉信号前进之延迟测定用之第1延 迟电路列,来测定将时脉传播输出之既定之电路、 抑或路径之延迟时间,和输入时脉之周期之时间差 ,而以第2延迟电路列来再现上述被测定之时间差, 并输出之; 上述复数组之同步延迟电路系藉由附加延迟,而至 少具有一组测定延迟量和其他之同步延迟电路相 异之同步延迟电路,即使在上述既定之电路、抑或 路径之延迟时间,和上述输入时脉之周期的大小关 系变化之情况下,亦不会在从上述同步延迟电路被 输出,而被供给至上述既定之电路、抑或路径之时 脉上,产生不连续。2.一种同步延迟电路装置,包括 复数组同步延迟电路,具有使输入时脉信号前进之 周期测定用之第1延迟电路列,以及使时脉信号通 过对应至在上述第1延迟电路列中时脉信号所前进 之长度之周期再现用之第2延迟电路列; 并对应至上述各同步延迟电路,具备了来测知从既 定之时脉传播路径之输入节点到既定之输出节点 之时脉传播上所须要的传播延迟时间,而使对应至 上述传播延迟时间,来对上述各同步延迟电路,输 出控制使各自的时脉信号停止之控制信号之延迟 测知电路; 在上述延迟测知电路之中,藉由插入延迟在至少一 个延迟测知电路之输入上,而使以上述一个延迟测 知电路所测知之延迟时间,和以其他的延迟测知电 路所测知之延迟时间不一样,而在对应至上述一个 延迟测知电路之同步延迟电路中之周期测知量,和 各自对应至上述其他延迟测知电路之同步延迟电 路中之周期测知量有所不同,而即使在上述时脉传 播路径之传播延迟时间和时脉周期相比,时有长短 之情况下,亦不会在从上述同步延迟电路被供给至 上述时脉传播路径之时脉上,产生不连续点。3.一 种同步延迟电路装置,包括二组同步延迟电路,具 有使输入时脉信号之脉冲、或脉冲缘前进之周期 测定用之第1延迟电路列,以及使时脉信号之脉冲 、或脉冲缘通过对应至在上述第1延迟电路列中时 脉信号所前进之长度之周期再现用之第2延迟电路 列; 并对应至上述各同步延迟电路,具备了二个来测知 从既定之时脉传播路径之输入节点到既定之输出 节点之时脉传播上所须要的传播延迟时间,而使对 应至上述传播延迟时间,来对上述各同步延迟电路 ,输出控制使各自的时脉信号停止之控制信号之延 迟测知电路; 藉由插入延迟在上述二个延迟测知电路中一方之 延迟测知电路之输入上,而使以上述一方之延迟测 知电路所测知之延迟时间,和以另一方之延迟测知 电路所测知之延迟时间不一样,而以对应至上述一 方之延迟测知电路之同步延迟电路所测定之周期, 和以对应至上述另一方之上述延迟测知电路之同 步延迟电路所测定之周期有所不同,而即使在上述 时脉传播路径之传播延迟时间和时脉周期相比,时 有长短之情况下,亦不会在从上述同步延迟电路被 供给至上述时脉传播路径之上述时脉上,产生不连 续点。4.如申请专利范围第2项或第3项所述的同步 延迟电路,其中构成上述第1延迟电路列之延迟电 路元件,系由以上述控制信号来控制其开启(on)以 及关闭(off)之时脉反相器而成。5.如申请专利范围 第2项或第3项所述的同步延迟电路装置,其中,包括 用来切换上述各同步延迟电路之上述各第2延迟电 路列之输出、与输入时脉之切换器,而上述切换器 之输出,被连接至上述时脉传播路径之输入节点上 。6.如申请专利范围第2项或第3项所述的同步延迟 电路装置,其中上述延迟测知电路,由接受对上述 时脉传播路径之输入节点之时脉之输入而被重置; 接受来自上述时脉传播路径之输出节点之上述时 脉之输出而被置定之正反器而成。7.一种半导体 积体电路装置,使用同步延迟电路来控制被供给至 时脉传播路径之时脉信号, 包括复数组同步延迟电路,具有使输入时脉信号前 进之周期测定用之第1延迟电路列,以及使时脉信 号通过对应至在上述第1延迟电路列中时脉信号所 前进之长度之周期再现用之第2延迟电路列; 并各自地对应至上述各同步延迟电路,具备了复数 组之来测知从既定之时脉传播路径之输入节点到 既定之输出节点之时脉传播上所须要的传播延迟 时间,而使对应至上述传播延迟时间,来对上述各 同步延迟电路,输出控制使各自的时脉信号停止之 控制信号之延迟测知电路; 在上述复数延迟测知电路之中,藉由插入延迟(td) 在至少一个延迟测知电路之输入上,而使以上述一 个延迟测知电路所测知之延迟时间,和以其他的延 迟测知电路所测知之延迟时间不一样,而在对应至 上述一个延迟测知电路之同步延迟电路中之周期 测知量,和各自对应至上述其他延迟测知电路之同 步延迟电路中之周期测知量有所不同,而即使在上 述时脉传播路径之传播延迟时间(tCTS)和输入时脉 之时脉周期(tCK)之大小关系有变化,而在上述复数 组之同步延迟电路中,在来自某上述同步延迟电路 之时脉上产生不连续点之情况下,亦从另一上述同 步延迟电路,和输入时脉同步之时脉被输出,而被 供给至上述时脉传播路径上。8.一种半导体积体 电路装置,使用同步延迟电路来控制被供给至时脉 传播路径之时脉信号,包括: 第1同步延迟电路,具有使被输入之时脉信号前进 之周期测定用之第1延迟电路列,以及使时脉信号 通过对应至在上述第1延迟电路列中时脉信号所前 进之长度之周期再现用之第2延迟电路列; 第1延迟测知电路,测知从既定之时脉传播路径之 输入节点到既定之输出节点之时脉传播上所须要 的传播延迟时间(tCTS),在传播延迟时间份上,来对 上述第1同步延迟电路,输出控制使上述时脉信号 停止之第1控制信号; 第2同步延迟电路,具有使被输入之时脉信号前进 之周期测定用之第3延迟电路列,以及使时脉信号 通过对应至在上述第3延迟电路列中时脉信号所前 进之长度之周期再现用之第4延迟电路列;以及 第2延迟测知电路,测知从既定之时脉传播路径之 输入节点到既定之输出节点之时脉传播上所须要 的传播延迟时间(tCTS),在将既定之延迟时间(td)加 算至上述传播延迟时间之期间上,来对上述第2同 步延迟电路,输出控制使上述时脉信号停止之第2 控制信号; 而上述第2以及第4延迟电路列之输出,由透过切换 电路,被输入至上述时脉传播路径之上述输入节点 来构成。9.如申请专利范围第8项所述的半导体积 体电路装置,其中,在上述时脉传播路径上之输出 节点、与上述第2延迟测知电路之输入端之间,插 入固定延迟时间之第1延迟电路,而在上述第4延迟 电路列之输出、与上述切换器之输入端之间,插入 上述固定延迟时间之第2延迟电路。10.如申请专利 范围第7项或第8项所述的半导体积体电路装置,其 中构成上述第1延迟电路列之延迟电路元件,由以 上述控制信号来控制其开启(on)以及关闭(off)之时 脉反相器而成。11.如申请专利范围第8项所述的半 导体积体电路装置,其中上述第1.第2延迟测知电路 ,由以对上述时脉传播路径之输入时脉、以及来自 上述时脉传播路径之输出,来各自被重置、以及置 定之正反器而成。12.如申请专利范围第10项所述 的半导体积体电路装置,其中在上述时脉传播路径 上之输出节点、与上述第2延迟测知电路之置定输 入端之间,插入固定延迟时间之第1延迟电路,而在 上述第4延迟电路列之输出端、与上述切换器之输 入端之间,插入上述固定延迟时间之第2延迟电路 。图式简单说明: 第1图系表示本发明之一个实施例之构造图。 第2图系为了说明本发明之一个实施例之动作之时 序图。 第3图系表示本发明之一个实施例之同步延迟电路 之构造之一个例子之图。 第4图系表示本发明之一个实施例之变形之图。 第5图系表示习知之同步延迟电路之构造图。 第6图系表示习知之同步延迟电路之构造之一个例 子之图。 第7图系为了说明习知之同步延迟电路之动作之时 序图。 第8图系为了说明习知之同步延迟电路之动作之时 序图。 第9图系为了说明习知之同步延迟电路之动作之时 序图。 第10图表示习知之同步延迟电路之构造之其他例 子之图。 |
