时钟同步装置

摘要

基于本发明的时钟同步装置所含的充电泵电路(2、7、8),即使当环路滤波器(9)的输出电位(VC)变动时也能够防止偏置的发生,其包含用于控制晶体管(3、6)的栅极电位(VCP、VCN)的控制电路(7、8),以使预定恒定电流基于环路滤波器(9)的输出电位(VC),通过转换电路(4、5)流向连接于电源电位(VCC、GND)的线路与环路滤波器(9)的输出节点之间的晶体管(3、6)。

主权项

1.一种时钟同步装置，生成与第1时钟信号(RCLK)同步的第2时钟信号(FCLK)，包括相位差检测电路(1)，检测上述第1及第2时钟信号(RCLK、FCLK)的相位差，只在该相位差的相应时间使第1控制信号(UP、DOWN)变为激活电平；连接于规定节点的环路滤波器(9)；电流供给电路(2、7、8、41、80、86、87、110、113)，响应来自上述相位差检测电路(1)的第1控制信号(UP、DOWN)，将电流供给上述环路滤波器(9)；时钟发生电路(12、13、40)，依据上述规定节点电位(VC)，生成上述第2时钟信号(FCLK)，上述电流供给电路(2、7、8、41、80、86、87、110、113)，包含可控制其输出电流的可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)；第1转换电路(4、5、82、83)，用于依据使上述第1信号(UP、DOWN)变为激活电平的情况，使上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)的输出电流流向上述环路滤波器(9)；第1控制电路(7、8、86、87)，控制上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)，以使预定恒定电流根据上述规定节点电位(VC)从上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)流向上述环路滤波器(9)。