| 主权项 |
1.一种半导体装置,其特征为含有记忆块,上述记忆块包含:记忆单元阵列,具有将选择端子连接于字元线,并将资料输出入端子连接于位元线之多数个记忆单元;列选择电路,以时钟信号同步应答列位址选通信号之变化,选择以列位址信号指定之字元线;行选择电路,以时钟信号同步应答行位址选通信号之变化,选择多数支并联以列位址信号指定之字元线;串联并联变换电路,将来自外部之串联资料同步于时钟信号,变换为并联资料;写入放大器,将上述串联并联变换电路之输出,并联输出于上述行选择电路选择之多数支位元线;主放大器,放大从上述行选择电路选择之多数支位元线并联输出之并联资料;及并联串联变换电路,将从主放大器供给之并联资料同步于时钟信号,变换为串联资料;且将以时钟信号周期之多数倍周期变化之上述行位址选通信号,输入上述记忆块。2.如申请专利范围第1项之半导体装置,其中上述记忆块独立具备:串联并联变换电路之串联资料输入路径;及上述并联串联变换电路之串联资料输出路径。3.如申请专利范围第1项之半导体装置,其中更包含CAS输入禁止电路,因应从对上述行位址选通信号变化之时钟信号同步时序之后,至上述并联串联变换电路之资料输入确定止之上述时钟信号循环数相当之CAS等待时间,禁止上述行位址选通信号之新变化输入。4.如申请专利范围第3项之半导体装置,其中更包含CAS等待时间控制电路,俾输入等待时间设定信号,可变控制上述CAS等待时间,而CAS等待时间控制电路,控制闩锁并联串联变换电路之上述主放大器之并联输出之时序。5.如申请专利范围第4项之半导体装置,其中上述CAS输入禁止电路,抑制上述行位址选通信号之新变化输入,至因应上述等待时间设定信号意旨之CAS等待时间之时间即将经过前止。6.一种电半导体装置,其特征为包含:多数字元线;多数资料线;多数记忆单元,配置于上述多数字元线与上述多数资料线之交点;第1端子,接受第1同步信号;第2端子,接受第2同步信号;多数资料传输开关电路,连接于上述多数资料线;第1选择电路,选择对应同步于上述第二同步信号输入之第1位址信号之上述多数字元线中之一;第2选择电路,选择对应同步于上述第2同步信号输入之第2位址信号之上述多数资料传输开关电路中之至少2个;资料变换电路,含输入端子与多数输出端子,串联入上述输入端子之多数第1资料,并联输出于多输入端子;及传输路径,将上述资料变换电路之上述多数输出端子之资料,传输于上述多数资料传输开关;并含上述第2同步信号从输入上述第2端子后一定期间,忽视输入上述第2端子之信号之电路。7.一种电半导体装置,其特征为包含:多数字元线;多数资料线;多数记忆单元,配置于上述多数字元线与上述多数资料线之交点;第1端子,接受第1同步信号;第2端子,接受第2同步信号;第3端子,接受时钟信号;多数资料传输开关电路,连接于上述数资料线;第1选择电路,选择对应同步于上述第1同步信号及上述时钟信号输入之第1位址信号之上述多数字元线中之一;第2选择电路,选择对应同步于上述第2同步信号及上述时钟信号输入之第2位址信号之上述多数资料传输开关电路中之至少2个;资料变换电路,含输入端子与多数输出端子,串联输入上述输入端子之多数第1资料,并联输出于多输入端子;及传输路径,将上述资料变换电路之上述多数输出端子之资料,传输于上述多数资料传输开关;并含上述第2同步信号从输入上述第2端子后一定期间,忽视输入上述第2端子之信号之电路,而上述一定期间为上述时钟信号周期之一定倍之期间。图式简单说明:图1系本发明有关之半导积体电路记忆部之详细一例方块图。图2系输出控制电路之一例方块图。图3系举依输出控制电路之资料闩锁控制动作时序为例之时序图。图4系举设定4为CAS等待时间时之读取工作时序为例之时序图。图5系举设定2为CAS等待时间时之读取工作时序为例之时序图。图6系举指定CAS等待时间4于记忆块时写入工作后续之读取工作时之工作为例之时序图。图7系举指定CAS等待时间4于记忆块时读取工作后续之写入工作时之工作为例之时序图。图8系本发明有关之半导体积体电路记忆部之其他例方块图。图9系CAS输入禁止电路之一例方块图。图10系举依CAS输入禁止电路之工作时序为例之时序图。图11系举依行位址选通信号之连续信号读取工作为例之时序图。图12系本发明有关之半导体积体电路之一例全部方块图。 |
