| 主权项 |
1.一种非依电性半导体记忆体装置,其包含:多个记忆体区块,其中配置有可电气抹除和写入的非依电性记忆体晶胞;一抹除目标记忆体区块选择电路,其选择被一位址和命令信号发射器指定为抹除目标记忆体区块的记忆体区块;及一抹除目标记忆体区块选择通知电路,其通知该位址和命令信号发射器该抹除目标记忆体区块选择电路是否已选择被该位址和命令信号发射器指定的该等记忆体区块,一抹除操作针对由该抹除目标记忆体区块选择电路选取的该等记忆体区块被实施。2.依据申请专利范围第1项的非依电性半导体记忆体装置,其中该抹除目标记忆体区块选择通知电路包含有:一抹除目标记忆体区块选择判定电路,其判定该抹除目标记忆体区块选择电路是否已选择被该位址和命令信号发射器指定为抹除目标记忆体区块的该等记忆体区块;及一抹除目标记忆体区块选择通知信号输出电路,其依据来自该抹除目标记忆体区块选择判定电路的一判定结果来输出一抹除目标记忆体区块选择通知信号。3.依据申请专利范围第2项的非依电性半导体记忆体装置,其更包含:一计时器,其在起动或重置时实施一计时器操作达一预定之时间期间,于实施该计时器操作时输出一第一逻辑位准,并在不实施该计时器操作时输出一第二逻辑位准;及一控制电路,其在一抹除操作模式下于闩锁住从该位址和命令信号发射器供应的一第一抹除命令信号时起动该计时器,并于闩锁住从该位址和命令信号发射器供应的一额外抹除命令信号时重置该计时器;其中:该抹除目标记忆体区块选择电路输出一记忆体区块闩锁信号,该信号指出被由该位址和命令信号发射器供应之一记忆体区块位址信号指定的一记忆体区块是否已实际获选定;以及该抹除目标记忆体区块选择判定电路藉着逻辑式地处理该计时器之输出与该记忆体区块闩锁信号,而输出一抹除命令选择判定信号作为判定结果。4.依据申请专利范围第3项的非依电性半导体记忆体装置,其中该抹除目标记忆体区块选择电路包含:一位址闩锁电路,其闩锁住由该位址和命令信号发射器供应的一记忆体区块位址信号;一区块解码器,其把被该位址闩锁电路闩锁住的该记忆体区块位址信号解码,来选择一抹除目标记忆体方块;及多个区块闩锁电路,与该等多个记忆体区块对应设置,各个该等区块闩锁电路闩锁住有关各个对应记忆体区块是否已被该区块解码器选取的资讯,且各个该等区块闩锁电路输出为有关当该区块解码器选取该等对应记忆体区块中之至少一个时各个对应记忆体区块是否已被该区块解码器选取的资讯之该记忆体区块闩锁信号。5.依据申请专利范围第4项的非依电性半导体记忆体装置,其中在从该位址和命令信号发射器供应的一写入致能信号或从该位址和命令信号发射器供应的一晶片致能信号中之较后者下降时,该控制电路控制该位址闩锁电路闩锁住一记忆体区块位址信号,且在该写入致能信号或该晶片致能信号中之较早者上升时,闩锁住一抹除命令信号并起动或重置该计时器。6.依据申请专利范围第3项的非依电性半导体记忆体装置,其中该抹除目标记忆体区块选择通知信号输出电路与从该位址和命令信号发射器供应的一输出致能信号同步地,输出该抹除目标记忆体区块选择判定信号作为该抹除目标记忆体区块选择通知信号。7.一种在非依电性半导体记忆体装置中实施抹除操作的方法,该装置包含:多个记忆体区块,其中配置有可电气抹除和写入的非依电性记忆体晶胞;及一抹除目标记忆体区块选择电路,其选择被一位址和命令信号发射器指定为一抹除目标记忆体区块的一记忆体区块,一抹除操作针对由该抹除目标记忆体区块选择电路选取的记忆体区块被实施,该方法包含有通知该位址和命令信号发射器由该位址和命令信号发射器指定的记忆体区块是否已实际被选为抹除目标记忆体区块之步骤。图式简单说明:第1图系显示习知技术的一非依电性半导体记忆体装置之一例的一区块电路图;第2图系在一抹除操作模式中的第1图之非依电性半导体记忆体装置的一例示操作之一时序图;第3图系在一抹除操作模式中的第1图之非依电性半导体记忆体装置中发出一位址信号和一命令信号的一CPU之操作的一流程图;第4图系显示第1图之非依电性半导体记忆体装置中的问题之一流程图;第5图系显示本发明之一非依电性半导体记忆体装置的一实施例之一区块电路图;第6图系在一抹除操作模式中的本发明之一非依电性半导体记忆体装置的第一例示操作之一时序图;第7图系显示在一抹除操作模式中的本发明之一非依电性半导体记忆体装置的第二例示操作之一时序图;第8图系在一抹除操作模式中的本发明之一非依电性半导体记忆体装置中发出一位址信号和一命令信号的一CPU之第一例示操作的一流程图;及第9图系在一抹除操作模式中的本发明之一非依电性半导体记忆体装置中发出一位址信号和一命令信号的一CPU之第二例示操作的一流程图。 |
