| 摘要 |
<p>본 발명은 감소된 표면적을 갖는 SRAM 셀에 관한 것이다. SRAM 셀은 P 채널 트랜지스터 한 쌍 및 이와 쌍안정 래치 회로를 형성하도록 연결된 N 채널 트랜지스터 한 쌍을 포함한다. 래치 회로의 제1 공통 소스 접속부는 기록 비트 단자에 접속되고, 래치 회로의 나머지 소스 접속부는 상보 비트 라인에 접속된다. 래치 회로를 어드레스하는 워드 라인은 공유 몸체 콘택트━여기서 공유 몸체 콘택트는 래치 회로에 대한 기록 및 판독을 허용함━을 갖는, 상보 비트 라인에 접속된 트랜지스터를 통하여 제공된다. 기록 모드 중, 워드 라인은 상보 비트 라인에 접속된 트랜지스터를 도통시키는 전위에 접속되며, 기록 비트 라인은 나머지 트랜지스터들을 비도통 상태로 유지시키는 전위에 접속된다. 판독 동작 중, 나머지 트랜지스터들 중 하나가 도전되고, 워드 라인이 상보 비트 라인에 연결된 트랜지스터의 집합을 도통시켜, 상보 비트 라인이 래치 회로의 각 노드로부터 충전된다.</p> |
