| 主权项 |
1.一种半导体装置,系于半导体晶片具备:输入外部时脉信号的时脉输入电路,及输入上述时脉输入电路所输出之第1内部时脉信号并输出第2内部时脉信号的时序控制电路,及输入上述时序控制电路所输出之第2内部时脉信号的内部电路;其特征在于:上述时序控制电路,系具有:输入上述第1内部时脉信号并输出第2内部时脉信号的可变延迟电路;使上述第2内部时脉信号仅延迟与上述半导体晶片上特定电路之动作延迟时间有关连之时间的虚拟延迟电路;比较上述时脉输入电路输出之第1内部时脉信号与上述虚拟延迟电路之输出信号之相位的相位比较电路;依上述相位比较电路之比较结果来控制上述可变延迟电路之延迟时间的延迟控制电路;及使上述虚拟延迟电路、相位比较电路及延迟控制电路在较上述第1内部时脉信号为低之频率下动作可能的速度控制装置。2.如申请专利范围第1项之半导体装置,其中上述速度控制装置,当上述相位比较电路之相位比较结果到达特定状态时,系使上述虚拟延迟电路、相位比较电路及延迟控制电路在较上述第1内部时脉信号为低之频率下动作可能者。3.如申请专利范围第1项之半导体装置,其中上述速度控制装置,系具备:对上述第1内部时脉信号进行分频,且输出端被连接于上述相位比较电路之输入端的第1分频电路;对上述可变延迟电路之输出进行分频且输出接于上述虚拟延迟电路之输入的第2分频电路;及当上述相位比较电路之相位比较结果到达特定状态时,缩小上述第1分频电路及第2分频电路之分频比,俾将输出信号之频率设为小于上述第1内部时脉信号之频率的分频比控制电路。4.如申请专利范围第1至3项中任一项之半导体装置,其中上述内部电路系与上述第2内部时脉信号之变化同步进行外部输出动作的输出电路;上述虚拟延迟电路,系使上述时脉输入电路之动作延迟时间、上述输出电路之动作延迟时间、上述时脉输入电路至上述时序控制电路之配线延迟时间、由上述时序控制电路至上述输出电路之配线延迟时间之合计时间再现的延迟电路。5.一种半导体装置,系具备:输入外部时脉信号的时脉输入电路,及输入上述时脉输入电路所输出之第1内部时脉信号并输出第2内部时脉信号的时序控制电路,及输入上述时序控制电路所输出之第2内部时脉信号的内部电路;其特征在于:上述时序控制电路,系具有:输入上述第1内部时脉信号并输出第2内部时脉信号的可变延迟电路;具对应上述可变延迟电路之信号传送延迟时间以使输入信号延迟的延迟电路;使上述延迟电路之输出信号仅延迟与上述特定电路之动作延迟时间有关连之时间的虚拟延迟电路;以相位判断时序判断上述虚拟延迟电路之输出信号之相位的相位判断电路;依上述相位判断电路之判断结果来控制上述可变延迟电路之延迟时间的延迟控制电路;及依上述时脉输入电路输出之第1内部时脉信号之多数周期之每一个,使相位判断用位准信号供至上述延迟电路般控制上述延迟电路,将相对于传至相位判断电路之上述相位判断用位准信号之上述相位判断时序供至上述相位判断电路的时序信号产生电路。6.如申请专利范围第5项之半导体装置,其中上述延迟电路,系和上述可变延迟电路具相同电路,且接受和对上述可变延迟电路之上述延迟控制电路之控制相同控制的另一可变延迟电路。7.如申请专利范围第5项之半导体装置,其中上述延迟电路,系移位控制端子依序连接在上述可变延迟电路之延迟信号路径的移位暂存器。8.如申请专利范围第5至7项中任一项之半导体装置,其中另具有在上述相位判断时序后,使上述延迟电路及虚拟延迟电路之输出分别设成初期位准的重置控制电路。9.一种半导体装置,系于半导体晶片具备:输入外部时脉信号的时脉输入电路,及输入上述时脉输入电路所输出之第1内部时脉信号并输出第2内部时脉信号的时序控制电路,及输入上述时序控制电路所输出之第2内部时脉信号的内部电路;其特征在于:上述时序控制电路,系具有:输入上述第1内部时脉信号并输出第2内部时脉信号的第1可变延迟电路;具和上述第1可变延迟电路相同电路构成的第2可变延迟电路;使上述第2可变延迟电路之输出信号再现上述半导体晶片上之特定电路之动作延迟时间的虚拟延迟电路;以相位判断时序判断上述虚拟延迟电路之输出信号之相位的相位判断电路;依上述相位判断电路之判断结果对上述第1可变延迟电路及第2可变延迟电路之延迟时间进行同一负回授控制的延迟控制电路;将上述时脉输入电路输出之第1内部时脉信号直接或分频后输出的分频电路;及依上述分频电路输出之时脉信号之多数周期之每一个,将相位判断用位准信号供至上述第2可变延迟电路之同时,将相对于回授至相位判断电路之上述相位判断用位准信号之上述相位判断时序供至上述相位判断电路的时序信号产生电路。10.如申请专利范围第9项之半导体装置,其中上述分频电路,当上述相位判断电路之判断结果到达特定状态前系将上述第1内部时脉信号直接输出,而当判断结果到达特定状态后则将上述第1内部时脉信号分频输出。11.一种半导体装置,系于半导体晶片具备:输入外部时脉信号的时脉输入电路,及输入上述时脉输入电路所输出之第1内部时脉信号并输出第2内部时脉信号的时序控制电路,及输入上述时序控制电路所输出之第2内部时脉信号的内部电路;其特征在于:上述时序控制电路,系具有:输入上述第1内部时脉信号并输出第2内部时脉信号的可变延迟电路;移位控制端子依序连接于上述可变延迟电路之延迟信号路径,且具和上述可变延迟电路同等之信号传送延迟时间以使输入信号延迟的移位暂存器构成之延迟电路;使上述延迟电路之输出信号再现上述半导体晶片上之特定电路之动作延迟时间的虚拟延迟电路;以相位判断时序判断上述虚拟延迟电路之输出信号之相位的相位判断电路;依上述相位判断电路之判断结果对上述可变延迟电路之延迟时间进行负回授控制的延迟控制电路;将上述时脉输入电路输出之第1内部时脉信号直接或分频后输出的分频电路;及依上述分频电路输出之时脉信号之多数周期之每一个,使相位判断用位准信号供至上述延迟电路般控制上述延迟电路,且将相对于负回授至相位判断电路之上述相位判断用位准信号之上述相位判断时序供至上述相位判断电路的时序信号产生电路。12.如申请专利范围第11项之半导体装置,其中上述分频电路,当上述相位判断电路之判断结果到达特定状态前系将上述第1内部时脉信号直接输出,而当判断结果到达特定状态后则将上述第1内部时脉信号分频输出。13.如申请专利范围第9至12项中任一项之半导体装置,其中另具有在上述相位判断时序后,使上述延迟电路及虚拟延迟电路之输出分别设成初期位准的重置控制电路。14.如申请专利范围第5至13项中任一项之半导体装置,其中上述内部电路系与上述第2内部时脉信号之变化同步进行外部输出动作的输出电路;上述虚拟延迟电路,系使上述时脉输入电路之动作延迟时间、上述输出电路之动作延迟时间、上述时脉输入电路至上述时序控制电路之配线延迟时间、由上述时序控制电路至上述输出电路之配线延迟时间之合计时间再现的延迟电路。15.如申请专利范围第14项之半导体装置;其中另具有连接上述输出电路,处理上述输出电路输出之资料的处理电路;上述处理电路,系具记忆格阵列,及由上述记忆格阵列选择记忆格的选择电路;上述输出电路,系拴锁记忆格阵列选择之记忆格之记忆资讯的输出资料拴锁电路,及连接上述输出资料拴锁电路的资料输出缓冲器;上述第2内部时脉信号,系上述输出资料拴锁电路之拴锁控制信号。16.一种时序控制电路,其特征为具有:输入第1内部时脉信号并输出第2内部时脉信号的可变延迟电路;具与上述可变延迟电路同等之信号传送延迟时间以使输入信号延迟的第1延迟电路;使上述延迟电路之输出信号延迟特定时间输出的第2延迟电路;以相位判断时序判断上述第2延迟电路之输出信号之相位的相位判断电路;依上述相位判断电路之判断结果来控制上述可变延迟电路之延迟时间的延迟控制电路;依上述第1内部时脉信号之多数周期之每一个,使相位判断用位准信号供至上述第1延迟电路般控制上述第1延迟电路,将相对于传至相位判断电路之上述相位判断用位准信号之上述相位判断时序供至上述相位判断电路的时序信号产生电路;及于上述相位判断时序之后,将上述第1延迟电路及第2延迟电路分别设成初期状态的重置控制电路。17.如申请专利范围第16项之时序控制电路,其中上述延迟电路,系和上述第1可变延迟电路具相同电路,且接受和对上述可变延迟电路之上述延迟控制电路之控制相同控制的另一可变延迟电路。18.如申请专利范围第16项之时序控制电路,其中上述第1延迟电路,系移位控制端子依序连接在上述可变延迟电路之延迟信号路径的移位暂存器。19.一种时序控制电路,其特征为具有:输入第1内部时脉信号并输出第2内部时脉信号的第1可变延迟电路;具和上述第1可变延迟电路相同电路构成的第2可变延迟电路;使上述第2可变延迟电路之输出信号再现特定延迟时间的虚拟延迟电路;以相位判断时序判断上述虚拟延迟电路之输出信号之相位的相位判断电路;依上述相位判断电路之判断结果对上述第1可变延迟电路及第2可变延迟电路之延迟时间进行同一负回授控制的延迟控制电路;依上述第1内部时脉信号之多数周期之每一个,使相位判断用位准信号供至上述第2可变延迟电路之同时,将相对于回授至相位判断电路之上述相位判断用位准信号之上述相位判断时序供至上述相位判断电路的时序信号产生电路;及于上述相位判断时序之后,将上述延迟电路及虚拟延迟电路之输出分别设成初期位准的重置控制电路。20.一种时序控制电路,其特征为具有:输入第1内部时脉信号并输出第2内部时脉信号的可变延迟电路;移位控制端子依序连接上述可变延迟电路之延迟信号路径,具和上述可变延迟电路同等之信号传送延迟时间以使输入信号延迟的移位暂存器构成之延迟电路;使上述延迟电路之输出信号再现特定延迟时间的虚拟延迟电路;以相位判断时序判断上述虚拟延迟电路之输出信号之相位的相位判断电路;依上述相位判断电路之判断结果对上述可变延迟电路之延迟时间进行负回授控制的延迟控制电路;依上述第1内部时脉信号之多数周期之每一个,使相位判断用位准信号供至上述延迟电路般控制上述延迟电路,将相对于回授至相位判断电路之上述相位判断用位准信号之上述相位判断时序供至上述相位判断电路的时序信号产生电路;及于上述相位判断时序之后,将上述延迟电路及虚拟延迟电路之输出分别设成初期位准的重置控制电路。21.一种半导体装置,其特征为具有:接受第1时脉,使上述第1时脉延迟特定之延迟时间成为第2时脉并输出的第1延迟电路;接受上述第1时脉,输出上述第1时脉之分频时脉之第3时脉的第1分频电路;接受上述第2时脉,输出上述第2时脉之分频时脉之第4时脉的第2分频电路;接受上述第4时脉,输出上述第4时脉之延迟时脉之第5时脉的第2延迟电路;及比较上述第3时脉与第5时脉,依比较结果将控制上述第1延迟电路之上述延迟时间的控制信号输出至上述第1延迟电路的控制电路,之时脉形成电路被形成于1个半导体基板而成者。22.如申请专利范围第21项之半导体装置,其中上述半导体装置具有:具多数记忆格之记忆格阵列,及接受由上述记忆格阵列读出之资料的输出电路;上述输出电路,系由上述第2时脉控制。23.一种半导体装置,其特征为包含具有:接受具第1周期之第1时脉,使上述第1时脉延迟成为第2时脉并输出的第1延迟电路,接受第1信号,使上述第1信号延迟成为第2信号并输出的第2延迟电路,及接受具第2周期之第3时脉及上述第2信号,判断当上述第3时脉由第1位准变化为第2位准时之上述第2信号之状态,依判断结果将控制信号输出至上述第1延迟电路的控制电路,之时脉形成电路;上述第2延迟电路,系响应于具上述第2周期之第4时脉被设为初期状态,被形成于1个半导体基板而成者。24.如申请专利范围第23项之半导体装置,其中上述第2延迟电路,系包含多数换流器电路,上述多数换流器电路之至少1个换流器电路之输入端子系响应于上述第4时脉被设定成特定电位者。图式简单说明:图1:本发明之时序控制电路之一例,将回授回路分频之形式之DLL电路之一例之方块图。图2:图1之电路之相位同步之动作时序之时序图。图3:本发明之半导体装置之一例之全体方块图。图4:图3之半导体装置中时脉信号与资料信号之相位关系之时序图。图5:图1之DLL电路之另一详细例之方块图。图6:可变延迟电路之一例之逻辑电路图。图7:可变延迟电路中1个延迟段之电路构成之例式图。图8:延迟控制电路之一例之方块图。图9:延迟控制电路包含之脉冲产生电路905之一例之逻辑电路图。图10:延迟控制电路包含之充电泵电路906之一例之逻辑电路图。图11:延迟控制电路包含之偏压电路908之一例之逻辑电路图。图12:8分频电路107之一例之方块图。图13:8分频电路包含之2分频电路1004之一例之逻辑电路图。图14:正反器电路1023之一例之逻辑电路图。图15:8分频电路108之一例之方块图。图16:使正反器电路1008之延迟时间再现的虚拟延迟电路1016之一例之逻辑电路图。图17:虚拟延迟电路106之一例之逻辑电路图。图18:相位比较电路104之一例之逻辑电路图。图19:使用2个可变延迟电路之比较例之时序控制电路之方块图。图20:于延迟回路不进行速度控制之比较例之时序控制电路之方块图。图21:将相位比较信号阶梯信号化之时序控制电路之一例之方块图。图22:图21之时序控制电路之相位同步之动作时序之时序图。图23:具重置机能之可变延迟电路202之一例之逻辑电路图。图24:虚拟延迟电路207之一例之逻辑电路图。图25:延迟电路1704之具体例之逻辑电路图。图26:延迟电路1705-1708之具体例之逻辑电路图。图27:时序信号产生电路205之详细一例之逻辑电路图。图28:时序信号产生电路205之动作时序之一例之时序图。图29:相位比较控制电路216之一例之逻辑电路图。图30:令相位比较信号阶梯信号化,且使延迟回路之速度控制为可能之时序控制电路之方块图。图31:图30之时序控制电路之动作时序之时序图。图32:8分频电路303之一例之逻辑电路图。图33:扇区1906之一例之电路图。图34:时序信号产生电路304之一例之逻辑电路图。图35:时序信号产生电路306之一例之逻辑电路图。图36:可变延迟电路302及比较脉冲跟踪电路2218之一例之逻辑电路图。图37:锁定时分频切换电路310之一例之逻辑电路图。图38:虚拟延迟电路301之一例之逻辑电路图。图39:分延迟电路2406之一例之逻辑电路图。图40:适用时序控制电路之半导体装置之具体例之SDRAM之方块图。 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