| 主权项 |
1.一种记忆体,其系包括:多数行之记忆体储存单元,各记忆体储存单元,系包括一或以上之记忆体晶格;一计数器,其可接受一指示一丛发运作之一起始位址的信号,以及可在上述之丛发运作期间,提供一计数信号;一行解码器电子电路,其可向应上述计数信号之一单一値,接受上述之计数信号,以及选择至少两行之记忆体晶格,其中,就至少一丛发运作和上述计数信号之至少一値而言,上述行解码器电子电路所选定之两行,可满足下列条件(A)和(B)至少之一:(A)上述之两行,系具有一些非连续性行位址;(B)上述之两行,系具有一些在一奇数行位址边界处起始之连续性行位址处。2.如申请专利范围第1项所申请之记忆体,其中,在至少之一丛发运作中,向应上述计数信号之至少一値,上述之行解码器电子电路,将会选择彼等满足条件(A)之两行,以及在至少一丛发运作中,向应上述计数信号之至少一値,上述之行解码器电子电路,将会选择彼等满足条件(B)之两行。3.如申请专利范围第1项所申请之记忆体,其系进一步包括:一第一电路,其可接受彼等来自上述储存单元之资料,以及可提供资料至该等储存单元,其中,彼等资料,系并列地传递于(a)上述行解码器电子电路向应计数信号之一单一値所选定之两行,与(b)上述之第一电路间;以及一资料端子,其中,彼等并列地写入至或读取自上述两行之资料位元,系连续性地传递于该等资料端子与第一电路间。4.如申请专利范围第1项所申请之记忆体,其中,就表1具一丛发长度为4之每一丛发运作而言,当彼等四行C1.C2.C3.C4,要依列举之次序被存取时,上述之行解码器电子电路,可向应上述计数信号之一单一値,选择该等行C1和C2,以及可向应上述计数信号之一单一値,选择该等行C3和C4。5.如申请专利范围第1项所申请之记忆体,其中,就表1具有一丛发长度为8之每一丛发运作而言,当彼等八行C1.C2.C3.C4.C5.C6.C7.C8,系依所列举之次序被存取时,上述之行解码器电子电路,可向应上述计数信号之一单一値,选择该等行C1和C2,可向应上述计数信号之一单一値,选择该等行C3和C4,可向应上述计数信号之一单一値,选择该等行C5和C6,以及可向应上述计数信号之一单一値,选择该等行C7和C8。6.如申请专利范围第1项所申请之记忆体,其中之记忆体,系一同步动态随机存取记忆体。7.如申请专利范围第6项所申请之记忆体,其系进一步包括一可存取上述记忆体之资料端子,其中,彼等并列地写入至或读取自上述两行之资料位元,系在上述之丛发运作中,经由上述之资料端子,串列地做传递:其中之记忆体,系一双倍资料速率之记忆体,而上述之计数器,系运作于上述丛发运作中出现在资料端子上面之资料的一半频率下。8.如申请专利范围第1项所申请之记忆体,其中之行解码器电子电路,系一组合电子电路。9.一可在一丛发运作中存取一记忆体之方法,此方法系包括:接受一丛发运作有关之一起始位址;自上述至少一部份起始位址所表示之一値起计数,以及提供一计数信号;向应上述计数信号之一値,选择至少两行之记忆体储存单元,以便存取各行中之一储存单元,其中之两行,系满足下列条件(A)和(B)至少之一;(A)上述之两行,系具有一些非连续性行位址;(B)上述之两行,系具有一些在一奇数行位址边界处起始之连续性行位址。10.如申请专利范围第9项所申请之方法,其中,向应上述计数信号之至少一値,上述之行解码器电子电路,将会选择彼等满足上述条件(A)之两行,以及向应上述计数信号至少之一其他値,上述之行解码器电子电路,将会选择彼等满足上述条件(B)之两行。11.如申请专利范围第9项所申请之方法,其系进一步包括;一第一电路,其可并列地接受彼等来自上述两行之至少两资料位元,或可并列地提供至少两资料位元至上述之两行;以及串列地传输上述之两资料位元,于一资料端子与上述之第一电路间。12.如申请专利范围第9项所申请之方法,其中之丛发运作,系表1具有一丛发长度为4.序列式模态、和最低有效起始行位址位元AY[0]等于1之一运作;以及当该等四行C1.C2.C3.C4,系依所列举之次序被存取时,则该等行C1和C2,系向应上述计数信号之一单一値,而被选定,以及该等行C3和C4,系向应上述计数信号之另一单一値,而被选定。13.如申请专利范围第9项所申请之方法,其中之丛发运作,系表1具有一丛发长度为8.序列式模态、和最低有效起始行位址位元AY[0]等于1之一运作;以及当彼等八行C1.C2.C3.C4.C5.C6.C7.C8,系依所列举之次序被存取时,该等行C1和C2,系向应上述计数信号之一单一値,而被选定,该等行C3和C4,系向应上述计数信号之一单一値,而被选定,该等行C和C6,系向应上述计数信号之一单一値,而被选定,以及该等行C7和C8,系向应上述计数信号之一单一値,而被选定。14.如申请专利范围第9项所申请之方法.其中之记忆体,系一同步动态随机存取记忆体。15.如申请专利范围第14项所申请之方法,其中之记忆体,系包括一可存取上述记忆体之资料端子,其中,彼等并列地写入至或读取自上述两行之资料位元,系在上述之丛发运作中,经由上述之资料端子,串列地做传递;其中之记忆体,系一双倍资料速率之记忆体,而上述之计数器,系运作于上述丛发运作中出现在资料端子上面之资料的一半频率下。16.一种记忆体,其系包括:多数行之记忆体储存单元,各记忆体储存单元,系包括一或以上之记忆体晶格;一第一行解码器电子电路,其可用以自上述之多数行,选择一些偶数行(亦即,在偶数行位址处之行);一第二行解码器电子电路,其可用以自上述之多数行,选择一些奇数行(亦即,在奇数行位址处之行),其中之第二行解码器电子电路,系并非与上述之第一行解码器电子电路相等;以及一电路,其可使得上述之第一行解码器电子电路,在一丛发运作中,选择一偶数行,以及在相同之时间下,其可使得上述之第二行解码器电子电路,在上述之丛发运作中,选择一奇数行,彼等在相同时间下所选定之偶数和奇数行,系满足下列条件(A)和(B)至少之一:(A)该等偶数和奇数行,系具有一些非连续性行位址;(B)该等偶数和奇数行,系具有一些在一奇数行位址边界处起始之连续性行位址。17.如申请专利范围第16项所申请之记忆体,其中之第一行解码器电子电路和第二行解码器电子电路,系可运作同时选择一满足上述条件(A)之偶数行和奇数行,以及系可运作同时选择一满足上述条件(B)之偶数行和奇数行。18.如申请专利范围第16项所申请之记忆体,其系进一步包括:一第一电路,其可接受彼等来自上述储存单元之资料,以及可提供资料至该等储存单元,其中,彼等资料系并列地传递于(a)该等第一行解码器电子电路和第二行解码器电子电路所同时选定之两行,与(b)上述之第一电路间,以及一资料端子,其中,彼等并列地传递于上述之两行与第一电路间之资料位元,系连续性地传递于该等资料端子与第一电路间。19.如申请专利范围第16项所申请之记忆体,其中,就表1具有一丛发长度为4之各丛发运作而言,当彼等四行C1.C2.C3.C4,系依所列举之次序被存取时,该等第一行解码器电子电路和第二行解码器电子电路,将会同时选择彼等行C1和C2,以及将会同时选择彼等行C3和C4。20.如申请专利范围第16项所申请之记忆体,其中,就表1具有一丛发长度为4之各丛发运作而言,当彼等八行C1.C2.C3.C4.C5.C6.C7.C8,系依所列举之次序被存取时,该等第一行解码器电子电路和第二行解码器器子电路,将会同时选择彼等行C1和C2,同时选择彼等行C3和C4,同时选择彼等行C5和C6,以及同时选择彼等行C7和C8。21.如申请专利范围第16项所申请之记忆体,其中之记忆体,系一同步动态随机存取记忆体。22.如申请专利范围第21项所申请之记忆体,其中之记忆体,系一双倍资料速率之记忆体。23.一可在一丛发运作中存取一记忆体之方法,此方法系包括:在上述之丛发运作中,同时选择上述记忆体之一偶数行和一奇数行,其中之偶数和奇数行,可满足下列条件(A)和(B)至少之一:(A)该等偶数和奇数行,系具有一些非连续性行位址;(B)该等偶数和奇数行,系具有一些在一奇数行位址边界处起始之连续性行位址处;在上述之两选定行与一资料缓冲储存记忆体间,并列地传输资料;以及在上述之资料缓冲储存记忆体与上述记忆体之一或以上端子间,串列地传输资料。24.如申请专利范围第23项所申请之方法,其中之丛发运作,系表1具有一丛发长度为4.序列式模态、和最低有效起始行位址位元AY[0]等于1之一运作;以及当该等四行C1.C2.C3.C4,系依上述所列举之次序被存取时,该等行C1和C2,系同时被选定,以及该等行C3和C4,系同时被选定。25.如申请专利范围第23项所申请之方法,其中之丛发运作,系表1具有一丛发长度为8.序列式模态、和最低有效起始行位址位元AY[0]等于1之一运作;以及当彼等八行C1.C2.C3.C4.C5.C6.C7.C8,系依上述所列举之次序被存取时,该等行C1和C2,系同时被选定,该等行C3和C4,系同时被选定,该等行C和C6,系同时被选定,以及该等行C7和C8,系同时被选定。26.如申请专利范围第23项所申请之方法,其中之记忆体,系一同步动态随机存取记忆体。27.如申请专利范围第23项所申请之方法,其中之记忆体,系一双倍资料速率之记忆体。图式简单说明:第1图系一依本发明所制之一实施例;第1和2图系彼等先存技艺式记忆体之方块图;第3图系一依据本发明所制之记忆体的一个方块图;第4图系第3图之记忆体之一行解码器电路的一个方块图;第5a-5h图系第3图之记忆体之行解码器的电路图;而第6a和6b图则系一依据本发明之一实施例所制之记忆体的一个方块图。 |
