发明名称 | 可缩短测试时间的半导体存储装置 | ||
摘要 | 一种可缩短测试时间的半导体存储装置,通常输出均衡电位的VBL发生电路(130),在测试模式中输出对应于写入数据的电位,通过均衡电路(EQ)将该电位提供给所有位线。在测试模式中,通过将前置解码信号RX0~RX3固定为激活状态,和根据前置解码信号RX0~RX3进行控制,行解码器(10)激活所选择的所有字线。因此,可迅速地写入可检测存储器单元存储节点之间短路的测试图形。 | ||
申请公布号 | CN1363935A | 申请公布日期 | 2002.08.14 |
申请号 | CN01132592.5 | 申请日期 | 2001.09.07 |
申请人 | 三菱电机株式会社 | 发明人 | 伊藤孝 |
分类号 | G11C29/00 | 主分类号 | G11C29/00 |
代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 刘宗杰;梁永 |
主权项 | 1.一种半导体存储装置,具有动作模式、正常模式和测试模式,该半导体存储装置包括:包括行列状配置的多个存储器单元MC的存储器单元阵列(14);沿所述列方向配置、对所述多个存储器单元进行数据写入和读出的多条位线(BL0~BL2,/BL0~/BL2);沿所述行方向配置、选择所述多个存储器单元中的特定存储器单元的多条字线(WL0~WLn),其中,所述多条字线(WL0~WLn)被分成第1~第4的字线组,所述第1字线组包括:当m为非负整数时,以所述多条字线中的第1字线(WL3)作为第1开始数,对应于4m+1的字线(WL3,WL7),所述第2字线组包括:以所述第1字线作为第1开始数,对应于4m+2的字线(WL4),所述第3字线组包括:以所述第1字线作为第1开始数,对应于4m+3的字线(WL5),所述第4字线组包括:以所述第1字线作为第1开始数,对应于4m+4的字线(WL6),半导体存储装置还包括:在所述测试模式时,根据所述地址信号,以所述第1~第4字线组作为激活单位,激活所述多条字线的行解码电路(10)。 | ||
地址 | 日本东京都 |