| 主权项 |
1.一种用以形成p通道场效电晶体之分层结构,该分层结构至少包含:一单结晶基材;一第一层放松Si1-xGex磊晶形成于该基材上,其中Ge之分数范围系由0.35至0.5;一第二层Si1-xGex磊晶形成于该第一层上;一第三层未掺杂矽磊晶形成于第二层上;一第四层未掺杂Si1-xGex磊晶形成于第三层上;一第五层Ge磊晶形成于第四层上,藉以第五层系压缩应力并相对于第一层具有一少于其临界厚度之厚度;一第六层Si1-wGew磊晶形成于第五层上,其中Ge分数w范围系由0.5至小于1.0及其中w-x>0.2,藉以第六层系呈压缩应力,及一第七层Si1-xGex磊晶形成于该第六层上。2.如申请专利范围第1项所述之分层结构,更包含一超越层Si1-yGey于该第一层之应力释放结构内,并具有一Ge分数y,其中y+x+z及z范围系由0.01至0.1,并具有相对于第一层之临界厚度之一厚度。3.如申请专利范围第1项所述之分层结构,其中上述之一主动元件区系埋入合成通道结构,其系由该第五层之一磊晶通道及第六层之磊晶作成,并具有一较高压缩应力,以提供一较深量子井或用于较佳电洞局限,相较于单层通道元件。4.如申请专利范围第1项所述之分层结构,其中上述之第五层系形成于一温度,其中Ge膜之3D成长并未发生,以产生界面粗糙问题,及于由275℃至350℃间之温度范围中之一温度,其中Ge膜之2D成长确实发生。5.如申请专利范围第1项所述之分层结构,其中上述之Ge含量w可以被分级于该第六层中,由较接近第五层之较高Ge含量开始,并朝第六层之上表面于Ge含量作下降分级。6.如申请专利范围第1项所述之分层结构,其中一间隔区包含受应力矽之第三层及放松Si1-xGex之第四层。7.如申请专利范围第1项所述之分层结构,其中上述之第三层系呈张应力并相称具有少于其临界厚度之厚度,相对于其与第二层交界之第一层。8.如申请专利范围第1项所述之分层结构,其中上述之第二层为一掺p之Si1-xGex层,形成于第五及第六层之通道下,并被第三层矽及第四层Si1-xGex所分离,该第二层系具有范围由1至20奈米之厚度,并具有由4至5奈米之较佳厚度,并具有范围由1至31012每平方公分之电气主动施体剂量。9.一种用以形成p通道场效电晶体之分层结构,至少包含:一单结晶基材;一第一层之放松Si1-xGex磊晶形成于该基材上,其中Ge分数之x为范围由0.35至0.5,一第二层Si1-xGex磊晶形成于该第一层上,一第三层未掺杂Si磊晶形成于该第二层上,一第四层Ge磊晶形成于该第三层上,藉以该第四层系呈压缩应力,并相对于该第一层具有一较其临界厚度为小之厚度,一第五层Si1-wGew磊晶形成于第四层上,其中Ge分数w为范围由0.5至少于1.0,及其中w-x>0.2,藉以该第五层系呈压缩应力,及一第六层Si1-xGex磊晶形成于该第五层上。10.如申请专利范围第9项所述之分层结构,更包含一超越层Si1-yGey于该第一层之应力释放结构中,具有一Ge分数y,其中y=x+z及z为由范围0.01至0.1,并相对于第一层具有一较其临界厚度为小之厚度。11.如申请专利范围第9项所述之分层结构,其中一主动元件区域系为一埋入合成通道结构,其系由第四层之磊晶Ge通道及第五层之磊晶Si1-wGew通道形成,其具有一较高压缩应力,以用以相较于单一之单层通道元件,提供一较深量子井或一较高阻障层以作较佳之电洞局限。12.如申请专利范围第9项所述之分层结构,其中上述之第四层系形成于诸温度,其中Ge膜之3D成长并不会发生以产生界面粗糙之问题,及于温度范围由275℃至350℃中之一温度,其中Ge膜之2D成长确实发生。13.如申请专利范围第9项所述之分层结构,其中上述之Ge含量w可以被分级于第五层中,由较接近第四层具有较高含量Ge开始,并朝向第五层之上表面于Ge含量分级下降。14.如申请专利范围第9项所述之分层结构,其中一间隔区域系为一包含第三层之单层结构,其中该第三层为受应力Si。15.如申请专利范围第9项所述之分层结构,其中上述之第三层系呈张力应力并相称以具有相对于第一层与第二层相交界处之临界厚度为小之厚度。16.如申请专利范围第9项所述之分层结构,其中上述之第三层Si可以被以一放松Si1-xGex层替代,该放松层具有一可调整厚度,以允许间隔厚度据此变化,藉以供给剂量可以对于该元件应用为最佳化,成为范围由0.4至425K温度之函数。17.如申请专利范围第9项所述之分层结构,其中上述之第二层为一掺P之Si1-xGex层,形成于第四及第五层之通道区域下,并藉由该第三层矽与其分离。18.如申请专利范围第16项所述之分层结构,其中上述之第二层之供给层系被形成并藉由放松Si1-xGex层于第四及第五层之通道区域下与之分离。19.一种用以形成p通道场效电晶体之分层结构,至少包含:一单结晶基材,一第一层之放松Si1-xGex磊晶形成于该基材上,其中Ge分数之x为范围由0.35至0.5,一第二层Ge磊晶形成于该第一层上,藉以第二层系呈压缩应力并相对于第一层具有之临界厚度为少之厚度,一第三层Si1-wGew磊晶形成于该第二层上,其中Ge分数w范围由0.5至小于1.0,及w-x>0.2,藉以该第三层系呈压缩应力,一第四层未掺杂Si1-xGex磊晶形成于第三层上,一第五层未掺杂Si磊晶形成于第四层上,及一第六层掺p之Si1-xGex磊晶形成于第五层上。20.如申请专利范围第19项所述之分层结构,更包含一超越层Si1-yGey于第一层之应力释放结构中,具有一Ge分数y,其中y=x+z,及z为范围0.01至0.1,并相关于第一层,具有较其临界厚度为少之厚度。21.如申请专利范围第19项所述之分层结构,其中一主动元件区域系为一埋入合成通道结构,其系由第二层之磊晶Ge通道及第三层之磊晶Si1-wGew通道,具有一较高压缩应力所形成,以用以相较于单一之单层通道元件,提供一较深量子井或一较高阻障层以作较佳之电洞局限。22.如申请专利范围第19项所述之分层结构,其中上述之第二层系形成于诸温度,其中Ge膜之3D成长并不会发生以产生界面粗糙之问题,及于温度范围由275℃至350℃之一温度,其中Ge膜之2D成长确实发生。23.如申请专利范围第19项所述之分层结构,其中上述之Ge含量w可以被分级于第三层中,由较接近第二层具有较高含量Ge开始,并朝向第三层之上表面于Ge含量分级下降。24.如申请专利范围第19项所述之分层结构,其中一间隔区域系为一合成层结构,其包含该第五层之受应力矽及第四层之放松Si1-xGex。25.如申请专利范围第19项所述之分层结构,其中上述之第五层系呈张应力并相称以具有相对于第一层与第二层相交界处之临界厚度为小之厚度。26.如申请专利范围第19项所述之分层结构,其中上述之供给层为第六层之掺p之Si1-xGex形成于第二及第三层之通道区域上,并被第五层矽及第四层之Si1-xGex之合成间隔结构所分离。27.一种用以形成p通道场效电晶体之分层结构,至少包含:一单结晶基材,一第一层放松Si1-xGex磊晶形成于基材上,其中Ge分数之x范围由0.35至0.5,一第二层Ge磊晶形成于第一层上,藉以第二层系呈压缩应力,并具有相关于第一层之临界厚度为少之厚度,一第三层Si1-wGew磊晶形成于第二层上,其中Ge分数w系由范围0.5到少于1.00,其中w-x>0.2,藉以该第三层系呈缩压应力,一第四层未掺杂Si1-xGex磊晶形成于第三层上,及一第五层掺p之Si1-xGex磊晶形成于第四层上。28.如申请专利范围第27项所述之分层结构,更包含一超越层Si1-yGey于该第一层之应力释放结构中,具有一Ge分数y,其中y=x+z及z为由范围0.01至0.1,并相对于第一层具有一较其临界厚度为少之厚度。29.如申请专利范围第27项所述之分层结构,其中一主动元件区域系为一埋入合成通道结构,其系由第二层之磊晶Ge通道及第三层之磊晶Si1-w Gew通道形成,其具有一较高压缩应力,以用以相较于单一之单层通道元件,提供一较深量子井或一较高阻障层以作较佳之电洞局限。30.如申请专利范围第27项所述之分层结构,其中上述之第二层系形成于诸温度,其中Ge膜之3D成长并不会发生,而产生界面粗糙之问题,及于温度范围由275℃至350℃之一温度,其中Ge膜之2D成长确实发生。31.如申请专利范围第27项所述之分层结构,其中上述之Ge含量w可以被分级于第三层中,由较接近第二层具有较高含量开始,并朝向第三层之上表面于Ge含量分级下降。32.如申请专利范围第27项所述之分层结构,其中一间隔区域系为一包含第四层放松Si1-xGex层之单层结构。33.如申请专利范围第27项所述之分层结构,其中上述之第四层Si1-xGex可以被以一薄应力相称Si层替代,藉以一薄间隔层厚度可以提供以用于一MODFET元件。34.如申请专利范围第27项所述之分层结构,其中上述之第五层为一掺p之Si1-xGex层,形成于第二及第三层之通道区域上,并藉由该第四层Si1-xGex与其分离。35.如申请专利范围第33项所述之分层结构,其中上述之第五层为一掺p之Si1-xGex层形成于第二及第三层之通道区域上,并藉由一薄应力相称Si层与之分离。36.一种场效电晶体,包含如申请专利范围第1项所述之分层结构,更包含:电气绝缘区域,藉由选择性去除至少该第七至第二层加以形成,一萧基闸电极形成于该第七层上,一源极电极位于该闸电极之一侧,及一汲极电极位于该闸电极之另一侧。37.一种场效电晶体,包含如申请专利范围第9项所述之分层结构,更包含:电气绝缘区域,藉由选择性去除至少该第六至第二层加以形成,一萧基闸电极形成于该第六层上,一源极电极位于该闸电极之一侧,及一汲极电极位于该闸电极之另一侧。38.一种场效电晶体,包含如申请专利范围第1项所述之分层结构,更包含:电气绝缘区域,藉由选择性去除至少该第七至第二层加以形成,一闸极介电层形成于该第七层上,一闸极电极形成于该闸极介电层上;一源极电极位于该闸极电极之一侧,及一汲极电极位于该闸极电极之另一侧。39.一种场效电晶体,包含如申请专利范围第9项所述之分层结构,更包含:电气绝缘区域,藉由选择性去除至少该第六至第二层加以形成,一闸极介电层形成于该第六层上,一闸极电极形成于该闸极介电层上;一源极电极位于该闸极电极之一侧,及一汲极电极位于该闸极电极之另一侧。40.一种场效电晶体,包含如申请专利范围第19项所述之分层结构,更包含:电气绝缘区域,藉由选择性去除至少该第六至第二层加以形成,一闸极介电层形成于该第六层上,一闸极电极形成于该闸极介电层上;一源极电极位于该闸极电极之一侧,及一汲极电极位于该闸极电极之另一侧。41.一种场效电晶体,包含如申请专利范围第27项所述之分层结构,更包含:电气绝缘区域,藉由选择性去除该第五至第二层加以形成,一闸极介电层形成于该第五层上,一闸极电极形成于该闸极介电层上;一源极电极位于该闸极电极之一侧,及一汲极电极位于该闸极电极之另一侧。42.一种用以形成半导体元件于其上之分层结构,该分层结构至少包含:一单结晶基材,一第一层放松Si1-xGex磊晶形成于该基材上,其中Ge分数x范围系由0.35至0.5,一超越层Si1-yGey于该第一层之放松结构中,其具有一Ge分数y,其中y=x+z,及z范围由0.01至0.1,并相对于第一层之顶面,具有一厚度少于其临界厚度之厚度,及一第二层Si1-xGex磊晶形成于第一层上。43.一种形成p通道场效电晶体之方法,至少包含步骤:选择一单结晶基材,形成一第一层放松Si1-xGex,磊晶形成于该基材上,其中Ge分数x之范围由0.35至0.5,磊晶形成一第二层Si1-xGex于该第一层上。磊晶形成一第三层未掺杂Si于该第二层上,磊晶形成一第四层未掺杂Si1-xGex于该第三层上,磊晶形成一第五层Ge于第四层上,藉以第五层系呈压缩应力并相对于第一层具有较其临界厚度为少之厚度,磊晶形成一第六层之Si1-wGew于第五层上,其中Ge分数x范围由0.5到小于1.0,其中w-x>0.2,藉以第六层系呈压缩应力,及磊晶形成一第七层Si1-xGex于第六层上。44.如申请专利范围第43项所述之方法,更包含步骤有形成一超越层Si1-yGey于该第一层之应力释放结构中,具有一Ge分数y,其中y=x+z及z为由范围0.0l至0.1,并相对于第一层具有一较其临界厚度为小之厚度。45.如申请专利范围第43项所述之方法,上述之第五层系形成于诸温度,其中Ge膜之3D成长并不会发生以产生界面粗糙之问题,及于温度范围由275℃至350℃之一温度中,其中Ge膜之2D成长确实发生。46.如申请专利范围第43项所述之方法,其中上述之形成第六层之步骤包含步骤有:于第六层内分级Ge含量,由较接近第五层具有较高含量Ge开始,并朝向第六层之上表面于Ge含量分级下降。47.如申请专利范围第43项所述之方法,其中上述之第二层为一掺p之Si1-xGex层形成于第五及第六层之通道区域下,并藉由第三层矽及第四层Si1-xGex与其分离,该第二层系具有范围由1至20奈米之厚度,较佳厚度为4至5奈米,并具有范围由1至31012cm-2之电气主动施体剂量。48.一种形成p通道场效电晶体之方法,至少包含步骤:选择一单一结晶基材,磊晶形成一第一层放松Si1-xGex于该基材上,其中该Ge分数x范围为由0.35至0.5,磊晶形成第二层之Si1-xGex在该第一层上,磊晶形成第三层未掺杂矽于第二层上,磊晶形成第四层Ge于第三层上,藉以第四层系呈压缩应力并相对于其第一层具有少于其临界厚度之厚度,磊晶形成第五层Si1-wGew于第四层上,其中Ge分数w系于范围由0.5至<1.0,及其中w-x>0.2,藉以该第五层系呈压缩应力,及磊晶形成一第六层Si1-xGex在该第五层上。49.如申请专利范围第48项所述之方法,更包含步骤有形成一超越层Si1-yGey于该第一层之应力释放结构中,具有一Ge分数y,其中y=x+z及z为由范围0.01至0.1,并相对于第一层具有一较其临界厚度为小之厚度。50.如申请专利范围第48项所述之方法,上述之第四层系形成于诸温度,其中Ge膜之3D成长并不会发生以产生界面粗糙之问题,及于温度范围由275℃至350℃之一温度中,其中Ge膜之2D成长确实发生。51.如申请专利范围第48项所述之方法,其中上述之形成第六层之步骤包含步骤有,于第五层内分级Ge含量,由较接近第四层具有较高含量Ge开始,朝向第五层之上表面于Ge含量分级下降。52.如申请专利范围第48项所述之方法,其中上述之第三层矽为一具有可调整厚度之放松Si1-xGex层所替代,以允许间隔层厚度藉此改变,藉以供给剂量可以对于元件应用为最佳化,并成为由0.4至425K范围中之温度之函数。53.如申请专利范围第48项所述之方法,其中上述之第二层掺p之Si1-xGex层系形成于第四及第五层之通道区域之下,并为第三层Si所由该处分离。54.如申请专利范围第52项所述之方法,其中上述之第二层之供给层系被形成并为该放松Si1-xGex层并被该放松Si1-xGex层与第四及第五层之通道区域下分离。55.一种用以形成p通道场效电晶体之方法,至少包含步骤:选择一单一结晶基材,磊晶形成一第一层放松Si1-xGex于该基材上,其中该Ge分数x范围为由0.35至0.5,磊晶形成第二层之Ge在该第一层上,藉以第二层系呈压缩应力,并相对于该第一层具有较其临界厚度为少之厚度,磊晶形成第三层之Si1-wGew于第二层上,藉以Ge分数系由0.5至<1.0之范围中,及其中w-x>0.2,藉以第三层系呈压缩应力,磊晶形成第四层未掺杂之Si1-xGex于第三层上,磊晶形成第五层之未掺杂Si于第四层上,及磊晶形成一第六层之掺p之Si1-xGex在该第五层上。56.如申请专利范围第55项所述之方法,更包含步骤有形成一超越层Si1-yGey于该第一层之应力释放结构中,具有一Ge分数y,其中y=x+z及z为由范围0.01至0.1,并相对于第一层具有一较其临界厚度为小之厚度。57.如申请专利范围第55项所述之方法,上述之第二层系形成于诸温度,其中Ge膜之3D成长并不会发生以产生界面粗糙之问题,及于温度范围由275℃至350℃之一温度中,其中Ge膜之2D成长确实发生。58.如申请专利范围第55项所述之方法,其中上述之形成第三层之步骤包含步骤有:于第三层内分级Ge含量,由较接近第二层具有较高含量Ge开始,朝向第三层之上表面于Ge含量分级下降。59.如申请专利范围第55项所述之方法,其中上述之供给层之掺p之Si1-x Gex层之第六层,系形成于第二及第三层之通道区域上,并由第五层矽及第四层之Si1-xGex之合成间隔结构所分离。60.一种形成p通道场效电晶体之方法,至少包含步骤:选择一单一结晶基材,磊晶形成一第二层放松Si1-xGex于该基材上,其中Ge分数x为由范围0.35至0.5,磊晶形成一第二层Ge于第一层上,藉以第二层系呈压缩应力并相对于第一层具有较其临界厚度为小之厚度,磊晶形成一第三层之Si1-xGex于该第二层上,其中Ge分数系由范围0.5至1.0,及其中w-x>0.2,藉以该第三层系呈压缩应力,磊晶形成一第四层之未掺杂Si1-xGex于第三层上,及磊晶形成一第五层之掺p之Si1-xGex于第四层上。61.如申请专利范围第60项所述之方法,更包含步骤有形成一超越层Si1-yGey于该第一层之应力释放结构中,该层具有一Ge分数y,其中y=x+z,及z范围为由0.01至0.1,并相对于该第一层,具有一较其临界厚度为少之厚度。62.如申请专利范围第60项所述之方法,其中上述之第二层系于诸温度形成,其中Ge膜之3D成长并不会发生,以产生界面粗糙问题及至少一温度范围由275℃至350℃,其中Ge膜之2D成长确实发生。63.如申请专利范围第60项所述之方法,其中上述之形成一第三层之步骤包含分级于第三层内之Ge含量之步骤,由接近第二层之较高含量开始,向第三层之上表面之Ge含量之分级下降。64.如申请专利范围第60项所述之方法,其中上述之第五层系掺p之Si1-xGex层,形成于第二及第三层之通道区域之上,并藉由一第四层之Si1-xGex与之分离。65.如申请专利范围第60项所述之方法,其中上述之第五层系掺p之Si1-xGex层,形成于第二及第三层之通道区域上,并由一薄应力相符矽层所与之分离。66.一种形成场效电晶体结构之方法,包含如申请专利范围第43项所述之方法,更包含步骤:藉由选择地去除至少第七至第二层,以形成电气绝缘区域,形成一萧基闸电极于第七层上,形成一源极电极于闸电极之一侧,及形成一位于闸电极之另一侧之汲极电极。67.一种形成场效电晶体结构之方法,该方法包含如申请专利范围第48项所述之方法,更包含步骤有:藉由选择性地去除至少第六至第二层,而形成电气绝缘区,形成一萧基闸电极于第六层上,形成一源极电极位于该闸电极之一侧上,及形成一汲极电极位于该闸电极之另一侧上。68.一种形成场效电晶体结构之方法,该方法包含如申请专利范围第43项所述之方法,更包含步骤有:藉由选择性地去除至少第七至第二层,而形成电气绝缘区,形成一闸介电质于第七层上,形成一闸电极于该闸介电质上;形成一源极电极,位于该闸电极之一侧上,及形成一汲极电极,位于该闸电极之另一侧。69.一种形成场效电晶体结构之方法,该方法包含如申请专利范围第48项所述之方法,更包含步骤有:藉由选择性地去除至少第六至第二层,而形成电气绝缘区,形成一闸介电质于第六层上,形成一闸电极于该闸电极上,形成一源极电极位于该闸电极之一侧上,及形成一汲极电极位于该闸电极之另一侧。70.一种形成场效电晶体结构之方法,该方法包含如申请专利范围第55项所述之方法,更包含步骤有:藉由选择性地去除至少第六至第二层,而形成电气绝缘区,形成一萧基闸电极于第六层上,形成一闸介电质于该第六层上,形成一闸电极于该闸介电质上;形成一源极电极位于该闸电极之一侧上,及形成一汲极电极位于该闸电极之另一侧。71.一种形成场效电晶体结构之方法,该方法包含如申请专利范围第60项所述之方法,更包含步骤有:藉由选择性地去除至少第五至第二层,而形成电气绝缘区,形成一闸电极形成于第五层上,形成一闸电极于该闸介电质层上,形成一源极电极位于该闸电极之一侧上,及形成一汲极电极位于该闸电极之另一侧。72.一种形成半导体元件之方法,至少包含步骤:形成一单结晶基材,磊晶形成一第一层之放松Si1-xGex于该基材上,其中Ge分数x为于范围由0.35至0.5之中,形成一超越层Si1-yGey于第一层之放松结构中,其具有Ge分数y,其中y=x+z及z为由范围0.01至0.1,并具有相对于第一层之顶部之临界厚度为少之厚度,及磊晶形成一第二层之Si1-xGex于第一层上。图式简单说明:第1图例示本发明之一实施例之一分层结构之剖面图。第2图例示本发明之一实施例之完全分层结构之制造样品之剖面TEM。第3图为一SIMS图,示出用于示于第2图之制造样品结构之深度对Ge浓度,例示出本发明之实施例的较佳Ge成份分层结构。第4图为第3图之俯视之展开SIMS图对约1000埃之深度,示出用于调变掺杂元件区之B及Ge浓度。第5图示出用于由示于第2图之放松制造分层结构对于(004)反射之X射线动向图。第6图为示于第2图之制造样品结构之上元件区之详细剖面TEM,例示出本发明之一实施例之合成p通道调变掺杂元件结构。第7图为相较于第1图之分层结构之制造于较低放松缓冲层上时,一元件结构之通道区域之详细剖面TEM,例示出堆叠故障出现于主动通道中。第8图为一由霍尔量测所得之电洞迁移率对绝对温度K,相较于示于第5图之高品质p通道元件结构之电洞迁移行为与被填以示于第6图之堆叠特性之低品质p通道元件结构。第9图示出本发明之第二实施例之分层结构之剖面图。第10图为一场效电晶体之平面视图。第11图为第11图之沿着线12-12之剖面图,其示出一p通道层结构。第12图为于一合成p通道层结构上之绝缘闸场效电晶体之剖面图。第13图为制造于示于第11及12图上之合成p通道层结构上之完成自对准MODFET一部份之SEM显微照片。第14及15图为顺向电流增益及最大单向增益对于以类似于部份示于第13图上之MODFET之合成p通道层结构制造之p-MODFET之Vds分别等于-0.6伏及-1.5伏量测之频率之资料点分布图。 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