| 主权项 |
1.一种半导体积体电路装置,其系包括:在半导体基板主面的第一区域形成之第一MISFET及第二区域形成之第二MISFET的上面,分别形成了第一绝缘膜;上述第一区域的上述第一绝缘膜上形成之第一连接孔内部中,埋有与上述第一MISFET的源极及汲极的其中之一,进行电气连接的第一插头,及在上述第一插头上面形成的第二插头;在上述第二区域的上述第一绝缘膜上形成的第二连接孔内部中,埋有与上述第二MISFET的源极及汲极当中的一方进行电气连接的第三插头;上述第一区域的上述第一绝缘膜的上面,隔着上述第一连接孔内部的上述第一插头及其上面的上述第二插头,形成有与上述第一MISFET的源极或汲极的其中一方进行电气连接的第一配线;其特征在于:上述第一连接孔内部的上述第二插头,系包括:由第一金属材料构成的第一金属膜,及在其上面形成的第二金属材料构成之第二金属膜;其中,上述第二连接孔内部的上述第三插头,系包括:由上述第一金属材料构成之第三金属膜,及在其上面形成的上述第二金属材料构成之第四金属膜。2.如申请专利范围第1项之半导体积体电路装置,其中,前述第一连接孔内部的第一插头与其上面的前述第一金属膜之间的接触面积,系大于前述第一金属膜与其上面的前述第二金属膜之间的面积。3.如申请专利范围第1项之半导体积体电路装置,其中,前述第一连接孔内部的第一插头与其上面的前述第一金属膜之间的接触面积,系相当于或大于前述第一连接孔的平面面积。4.如申请专利范围第1项之半导体积体电路装置,其中,前述第一插头及其上面的前述第一金属膜之间,系在该第一金属膜的底面及侧面相接触。5.如申请专利范围第1~4项中任何一项之半导体积体电路装置,其中前述第二连接孔内部之前述第四金属膜的厚度,系大于其下部的前述第三金属膜的膜厚度。6.如申请专利范围第1项之半导体积体电路装置,其中,前述第一连接孔内部的前述第一~四金属膜的膜厚,系小于第一连接孔的上端到前述第一金属膜下面为止的深度。7.如申请专利范围第1~4项中任何一项之半导体积体电路装置,其中,前述第一金属材料的电阻,系大于前述第二金属材料的电阻。8.如申请专利范围第1~4项中任何一项之半导体积体电路装置,其中,前述第一金属材料,系以金属氮化物为主要成份。9.如申请专利范围第1~4项中任何一项之半导体积体电路装置,其中,前述第一配线,系由第二金属材料形成的第五金属膜所构成。10.如申请专利范围第1项之半导体积体电路装置,其中,前述第一插头,系由以矽为主要成份之第一导电膜所构成。11.如申请专利范围第10项之半导体积体电路装置,其中,上述第二连接孔,系形成于蚀刻其下面的上述第一导电膜而往下后退的区域内者。12.如申请专利范围第10项之半导体积体电路装置,其中,前述第二连接孔的内部,系仅埋设有前述第三插头。13.如申请专利范围第1项之半导体积体电路装置,其中,前述第一连接孔上面的第一配线,系仅覆盖第二插头上面的部份区域。14.如申请专利范围第1项之半导体积体电路装置,其中,上述第一连接孔上面的第一配线宽度,系小于该第一连接孔在该第一配线宽度方向上的口径。15.如申请专利范围第1项之半导体积体电路装置,其中,前述第二MISFET的源极及汲极的表面,形成有矽化物层;及前述第一MISFET的源极及汲极的表面,未形成有矽化物层。16.如申请专利范围第1项之半导体积体电路装置,其中埋设于前述第二连接孔内部之第三插头的长宽比,系大于埋设于前述第一连接孔内部之第二插头之长宽比。17.如申请专利范围第1项之半导体积体电路装置,其中前述第一MESFET的源极及汲极之另一方,系与电容元件进行电气连接者。18.如申请专利范围第17项之半导体积体电路装置,其中前述的第一MISFET及前述的电容元件构成DRAM之记忆格,前述的第一配线系构成位元线。19.如申请专利范围第18项之半导体积体电路装置,其中第二MISFET系逻辑LSI的一部份者。20.一种半导体积体电路装置之制造方法,其系包括:(a)于半导体基板的主面的第一区域形成第一MISFET,在第二区域形成第二MISFET后,在上述半导体基板的主面上,前述第一MISFET及前述第二MISFET的上面,形成第一绝缘膜的步骤;(b)于前述第一区域的前述第一绝缘膜形成第一连接孔后,藉由在前述第一连接孔内部埋设第一插头,而使前述第一MISFET的源极或汲极的其中一方与前述第一插头进行电气连接的步骤;(c)于前述第二区域的前述第一绝缘膜形成第二连接孔后,藉由在前述第一连接孔内部的第一插头上面埋设第二插头,而使前述第一插头与第二插头进行电气连接,并且藉由在前述第二连接孔内部埋设第三插头,而使前述第二MISFET的源极或汲极的其中一方与前述第三插头进行电气连接的步骤;(d)于在前述第一区域的前述第一绝缘膜上面形成第一配线,经由前述第一连接孔内部的前述第一插头及前述第二插头,做前述第一MISFET的源极及汲极的其中一方,与前述第一配线进行电气连接的步骤。21.如申请专利范围第20项之半导体积体电路装置之制造方法,其中,上述第一插头埋入前述第一连接孔内部的步骤,系包括:(b-1)在上述第一绝缘膜的上面及前述第一连接孔的内部,形成构成第一插头的第一导电膜之步骤;及(b-2)藉由对前述第一导电膜进行蚀刻,去除前述第一绝缘膜上面的第一导电膜,使得上述第一连接孔内部的第一导电膜上面,相较于该第一连接孔的上端,往下退缩的步骤。22.如申请专利范围第21项之半导体积体电路装置之制造方法,其中,前述第一导电膜,系以矽为主要成份。23.如申请专利范围第21项之半导体积体电路装置的制造方法,其中,前述第二插头埋入前述第一连接孔,并将前述第三插头埋入前述第二连接孔的步骤,系包括:(c-1)在前述第一绝缘膜之上部、前述第一连接孔内部及前述第二连接孔内部,利用第一金属材料,分别形成属于前述第二插头及前述第三插头一部份的金属膜步骤;(c-2)在由前述第一金属材料构成的金属膜上面,利用第二金属材料,分别形成属于前述第二插头及前述第三插头一部份的金属膜步骤;及(c-3)去除前述第一绝缘膜上面之前述第二金属材料形成之金属膜及前述第一金属材料形成之金属膜,并于前述第一连接孔内部及第二连接孔内部残留第二金属材料形成之金属膜及第一金属材料形成之金属膜的步骤。24.如申请专利范围第23项之半导体积体电路装置之制造方法,其中,于前述第一绝缘膜上面形成前述第一配线的步骤,系包括:(d-1)6前述第一连接孔上面及前述第一绝缘膜上面,形成构成前述第一配线的第二金属材料之金属膜步骤;及(d-2)以前述第二金属材料的蚀刻速度高于前述第一金属材料的蚀刻速度为条件,对前述第二金属材料形成之金属膜进行蚀刻的步骤。25.如申请专利范围第1项之半导体积体电路装置,其中形成前述第一插头的导电体材料其前述第一金属材料间的接触电阻,系大于前述第一金属材料与前述第二金属材料间的接触电阻。26.如申请专利范围第22项之半导体积体电路装置之制造方法,其中,于前述第二插头埋入前述第一连接孔,及于前述第三插头埋入前述第二连接孔的步骤,系包括:(c-1)在前述第一绝缘膜之上部、前述第一连接孔内部之第一导电膜上面及前述第二连接孔内部,分别形成属于前述第二插头及前述第三插头一部份的障壁膜步骤;(c-2)在前述障壁膜上,形成第一金属膜步骤;及(c-3)去除前述障壁膜及第一金属膜之一部份,在第一连接孔内部形成第二插头,在第二连接孔内部形成第三插头之步骤。27.如申请专利范围第26项之半导体积体电路装置之制造方法,其中,前述的障壁膜,系藉由金属或合金的氮化物所形成者。28.如申请专利范围第26项之半导体积体电路装置之制造方法,其中,前述第一金属膜的厚度,系大于前述的障壁膜的厚度。29.如申请专利范围第26项之半导体积体电路装置的制造方法,其中,于前述第一绝缘膜上面形成前述第一配线的步骤,系包括:(d-1)在前述第二插头、前述第三插头、及前述第一绝缘膜上面,形成第二金属膜的步骤;及(d-2)以前述第二金属膜的蚀刻速度高于前述障壁膜的蚀刻速度为条件,对前述第二金属膜进行蚀刻,以形成前述第一配线的步骤。30.如申请专利范围第20项之半导体积体电路装置的制造方法,其中,前述第二MISFET形成的步骤,系包括在前述第二MISFET的源极及汲极表面上,形成矽化物层的步骤。图式简单说明:图1,其系以本发明实例1的半导体积体电路装置为对象,显示其整体结构的方块图。图2,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图3,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图4,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图5,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图6,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图7,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图8,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图9,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图10,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图11,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图12,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图13,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图14,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图15,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图16,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图17(a)及图17(b),其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图18,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图19,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图20,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图21,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图22,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图23,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图24,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图25,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图26,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图27,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图28,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图29,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图30,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图31,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图32,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图33,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图34,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图35,其系以本发明实例2的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图36,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图37,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图38,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图39,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图40,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图41,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图42,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图43,其系以本发明实例3的半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。图44,其系以本发明实例1的半导体积体电路装置为对象,显示其制造方法的基板部位平面图。图45,其系以本发明实例3的变形例之半导体积体电路装置为对象,显示其制造方法的基板部位剖面图。 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