| 主权项 |
1.一种半导体装置,包括:一半导体基底,具有一第一传导性;一半导体区域,形成在该基底上,具有一第二传导性;一第一区域,形成在该基底上,具有该第一传导性;一第二区域,形成在该基底上,具有该第二传导性;一第三区域,形成在该半导体区域上,具有该二传导性,以及和该基底与该半导体区域之间之边界间隔开;一第四区域,形成在该半导体区域上,具有该第一传导性;以及一第五区域,形成在该半导体区域上,具有该第二传导性;其中该第一区域及该第二区域连接至一第一端点,以及该第四及该第五区域连接至一第二端点。2.如申请专利范围第1项所述之半导体装置,更包括一闸极层,形成在该第二区域与该第三区域之间之表面上,以及连接至该第一端点。3.如申请专利范围第1项所述之半导体装置,更包括一第六区域,形成在该基底上,具有该第二传导性,以及与该半导体区域、该第一区域及该第二区域间隔开,以及经由一导电材料连接至该第三区域。4.如申请专利范围第3项所述之半导体装置,更包括一闸极层,形成在该第二区域与该第六区域之间之表面上,以及连接至该第一端点。5.如申请专利范围第3项所述之半导体装置,更包括一第七区域,形成在该基底上,该第七区域具有该第一传导性,以及紧邻该第六区域。6.如申请专利范围第1项所述之半导体装置,更包括一第六区域,形成在该基底上,具有该第一传导性,以及与该半导体区域、该第一区域及该第二区域间隔开。7.一种半导体装置,包括:一半导体基底,具有一第一传导性;一半导体区域,形成在该基底上,具有一第二传导性;一第一区域,形成在该基底上,具有该第一传导性;一第二区域,形成在该基底上,具有该第二传导性;一第三区域,形成在该基底上,具有该第一传导性,以及和该基底与该半导体区域之间之边界间隔开;一第四区域,形成在该半导体区域上,具有该第一传导性;以及一第五区域,形成在该半导体区域上,具有该第二传导性;其中该第一区域连接至一第一端点,以及该第二区域连接至一第二端点,以及该第四及该第五区域连接至一第三端点。8.如申请专利范围第7项所述之半导体装置,其中该第一端点连接至该第二端点。9.如申请专利范围第7项所述之半导体装置,更包括一闸极层,形成在该第三区域与该第四区域之间之表面上,以及经由一导电材料连接至该第三端点。10.如申请专利范围第7项所述之半导体装置,更包括一第六区域,形成在该半导体区域上,具有该第一传导性,以及和该半导体区域与该基底之间之边界、该第四区域及该第五区域间隔开,以及连接至该第三区域。11.如申请专利范围第10项所述之半导体装置,更包括一闸极层,形成在该第六区域与该第四区域之间之表面上,以及经由一导电材料连接至该第三区域。12.如申请专利范围第10项所述之半导体装置,更包括一第七区域,形成在该半导体区域上,紧邻该第六区域,具有该第二传导性。13.一种半导体装置,包括:一半导体基底,具有一第一传导性;一第一井,形成在该基底上,具有一第二传导性;一第一区域,形成在该第一井上,具有该第一传导性;一第二区域,形成在该第一井上,具有该第二传导性,以及与该第一区域一起连接至一第一端点;一第二井,形成在该基底上,与该第一井分开,具有该第二传导性;一第三区域,形成在该第二井上,具有该第二传性;一第四区域,形成在该第二井上,具有该第二传导性,以及与该第三区域一起连接至一第二端点。14.如申请专利范围第13项所述之半导体装置,其中该第一端点系一电压供压端点以及该第二端点系一I/O信号端点。15.如申请专利范围第13项所述之半导体装置,其中该第一端点系一地端点以及该第二端点系一I/O信号端点。16.如申请专利范围第13项所述之半导体装置,更包括:一第五区域,延伸于该第一井及该基底上;以及一第六区域,延伸于该第二井及该基底上,具有与该第五区域类似的传导性。17.如申请专利范围第16项所述之半导体装置,其中该第五及第六区域具有该第一传导性。18.如申请专利范围第16项所述之半导体装置,其中该第五及第六区域具有该第二传导性。19.一种半导体装置,包括:一半导体基底,具有一第一传导性;一第一井,形成在该基底上,具有一第二传导性;一第一区域,形成在该第一井上,具有该第一传导性;一第二区域,形成在该第一井上,具有该第二传导性,以及与该第一区域一起连接至一第一端点;一第二井,形成在该基底上,与该第二井分开,具有该第二传导性;一第三区域,形成在该第二井上,具有该第二传导性;一第四区域,形成在该第二井上,具有该第二传导性,以及与该第三区域一起连接至一第二端点;一第五区域,形成在该第一井上,和该基底与该第一井之间之一第一边界间隔一预定距离,具有该第二传导性;以及一第六区域,形成在该第二井上,和该基底与该第二井之间之一第二边界间隔该预定距离,具有该第二传导性。20.如申请专利范围第19项所述之半导体装置,其中该第一端点系一电压供压端点以及该第二端点系一I/O信号端点。21.如申请专利范围第19项所述之半导体装置,其中该第一端点系一地端点以及该第二端点系一I/O信号端点。22.一种半导体装置,包括:一半导体基底,具有一第一传导性;一第一井,形成在该基底上,具有一第二传导性;一第一区域,形成在该第一井上,具有该第一传导性;一第二区域,形成在该第一井上,具有该第二传导性,以及与该第一区域一起连接至一第一端点;一第二井,形成在该基底上,与该第一井分开,具有该第二传导性;一第三区域,形成在该第二井上,具有该第二传导性;一第四区域,形成在该第二井上,具有该第一传导性,以及与该第三区域一起连接至一第二端点;一第五区域,形成在该基底上,具有该第一传导性,以及和该基底与该第一井之间之一第一边界间隔一第一预定距离;以及一第六区域,形成在该基底上,具有该第一传导性,以及和该基底与该第二井之间之一第二边界间隔该第一预定距离。23.如申请专利范围第22项所述之半导体装置,更包括:一第七区域,形成在该第一井上,具有该第二传导性,以及和该基底与该第一井之间之该第一边界间隔一第二预定距离;以及一第八区域,形成在该第二井上,具有该第二传导性,以及和该基底与该第二井之间之该第二边界间隔该第二预定距离。24.如申请专利范围第22项所述之半导体装置,其中该第一端点系一电压供压端点以碑该第二端点系一I/O信号端点。25.如申请专利范围第22项所述之半导体装置,其中该第一端点系一地端点以及该第二端点系一I/O信号端点。图式简单说明:第1A图及第1B图是用于ESD保护之矽控整流器(Silicon-Controlled Rectifier,简称SCR)之剖面图;第2A图及第2B图是依照本发明之第一实施例之SCR架构之之剖面图;第3A图及第3B图是依照本发明之第二实施例之SCR架构之之剖面图;第4A图及第4B图是依照本发明之第三实施例之SCR架构之之剖面图;第5A图至第5C图是依照本发明之第四实施例之SCR架构之之剖面图;以及第6A图至第6E图是依照本发明之具有对称结构,用于输入焊垫与电源供应焊垫之间,以及输入焊垫与地之间之双方向ESD保护之SCR架构之之剖面图。 |
