| 主权项 |
1.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆单元;位元线,其系连接上述记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含配置于上述位元线一端的记忆第一资料之第一电容器及记忆第二资料的第一锁存电路。2.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系连接上述记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含配置于上述位元线一端的记忆第一资料之第一电容器及记忆第二资料的第一锁存电路。3.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系3连接上述记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含配置于上述位元线一端的第一锁存电路及第一电容器,并依据记忆在上述第一锁存电路及记忆在上述第一电容器内之资料,对上述记忆单元执行写入。4.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系连接上述记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含配置于上述位元线一端的第一锁存电路及第一电容器,并依据自记忆体外部输入,记忆在上述第一锁存电路内之资料,及自上述记忆单元读出,记忆在上述第一电容器内之资料,对上述记忆单元执行写入。5.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系连接上述记忆单元部的一端;及资料电路,其系连接上述位元线,记忆2位以上对上述记忆单元之写入或读出资料;上述资料电路包含第一锁存电路及第一电容器,上述记忆单元记忆由第一列位址所选择之第一资料及由第二列位址所选择之第二资料,上述第一列位址所选择之第一写入操作,系依据记忆在上述第一锁存电路内之上述第一资料来执行写入;上述第二列位址所选择之第二写入操作,系依据记忆在上述第一锁存电路内之第二资料,及自上述记忆单元读出,记忆在上述第一电容器内之第一资料来执行写入。6.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆于"1"状态具有第一阀値电平,于"2"状态具有第二阀値电平,于"3"状态具有第三阀値电平,于"i"状态(i为n以下的自然数,n为3以上的自然数)具有第i个阀値电平的记忆单元;位元线,其系连接上述记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含第一锁存电路及第一电容器,上述记忆单元记忆由第一列位址所选择之第一资料及由第二列位址所选择之第二资料,上述第一列位址所选择之第一写入操作,系依据记忆在上述第一锁存电路内之上述第一资料,将上述记忆单元以"1"、"2"、…"m-1"、"m"状态(m为自然数)来执行写入;上述第二列位址所选择之第二写入操作,系依据记忆在上述第一锁存电路内之上述第二资料,及自上述记忆单元读出,记忆在上述第一电容器内之第一资料,将上述记忆单元以"1"、"2"、…"k-1"、"k"状态(k为比m大的自然数)来执行写入。7.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;位元线,其系连接上述第一及第二记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述第一及第二记忆单元之写入或读出资料;上述资料电路包含配置于上述位元线一端的第一电容器,其系记忆写入上述第一记忆单元或是自上述第一记忆单元读出之第一资料:及第一锁存电路,其系记忆写入上述第二记忆单元或是自上述第二记忆单元读出之第二资料。8.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;位元线,其系连接上述第一及第二记忆单元部的一端;及资料电路,其系连接上述位元线,暂时记忆2位元以上对上述第一及第二记忆单元之写入或读出资料;上述资料电路包含配置于上述位元线一端的第一锁存电路及第一电容器,对上述第二记忆单元执行写入时,上述第一电容器保留第一资料,并依据记忆在上述第一锁存电路内之第二资料执行写入,对上述第二记忆单元完成写入后,保留在上述第一电容器内之上述第一资料转送至上述第一锁存电路,并依据保留在上述第一锁存电路上之上述第一资料,对上述第一记忆单元执行写入。9.如申请专利范围第1至8项中任一项之非挥发性半导体记忆体,其特征为:上述各非挥发性半导体记忆体,均具备更新记忆在上述第一电容器内资料的功能。10.如申请专利范围第9项之非挥发性半导体记忆体,其特征为:上述更新功能包含,将记忆在上述第一锁存电路内之资料转送至上述位元线,其次,于上述位元线保留记忆在上述第一锁存电路上之资料的期间,使用上述第一锁存电路来更新保留在上述第一电容器内的资料,之后,将保留在上述位元线之资料转送至上述第一锁存电路上的功能。11.如申请专利范围第10项之非挥发性半导体记忆体,其中上述之更新,系对上述记忆单元外加写入脉冲时,或是外加上述写入脉冲结束后执行。12.如申请专利范围第1至8项中任一项之非挥发性半导体记忆体,其中上述之记忆单元,为构成NAND单元单位之数个记忆单元中的一个。13.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆单元;第一信号线,其系连接上述记忆单元的一端;资料电路,其系暂时记忆对上述记忆单元写入或读出的资料;及第一开关电路,其系连接在上述第一信号线及上述资料电路之间,藉由上述第一开关电路在关闭状态,使上述第一信号线及上述资料电路处于电切离状态,并将对上述记忆单元写入或读出之资料保留在上述第一信号线上。14.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆单元;第一信号线,其系连接上述记忆单元的一端;资料电路,其系暂时记忆对上述记忆单元写入或读出的资料;及第一开关电路,其系连接在上述第一信号线及上述资料电路之间,藉由上述第一开关电路在关闭状态,使上述第一信号线及上述资料电路处于电切离状态,并将对上述记忆单元写入或读出之资料保留在上述第一信号线上,而不保留在上述资料电路上。15.如申请专利范围第13或第14项之非挥发性半导体记忆体,其中于对上述记忆单元外加写入电压期间,藉由上述第一开关电路在关闭状态,使上述第一信号线及上述资料电路处于电切离状态,将对上述记忆单元写入的资料保留在上述第一信号线上。16.一种非挥发性半导体记忆体,其特征为具备,记忆单元部,其系包含记忆单元;第一信号线,其系连接上述记忆单元的一端;资料电路,其系暂时记忆对上述记忆单元写入或读出的资料;及第一开关电路,其系连接在上述第一信号线及上述资料电路之间;于对上述记忆单元外加写入电压期间,藉由上述第一开关电路在关闭状态,使上述第一信号线及上述资料电路处于电切离状态,将对上述记忆单元之写入资料保留在上述第二信号线上,于外加上述写入电压后,藉由上述第一开关电路在开启状态,使上述资料电路与上述第一信号线处于电连接状态,并将保留在上述第一信号线上述写入资料转送至上述资料电路上。17.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆单元;第一信号线,其系连接上述记忆单元的一端;资料电路,其系暂时记忆对上述记忆单元写入或读出的资料;及第一开关电路,其系连接在上述第一信号线及上述资料电路之间;于对上述记忆单元外加写入电压期间,藉由上述第一开关电路在关闭状态,使上述第一信号线及上述资料电路处于电切离状态,将对上述记忆单元之写入资料保留在上述第一信号线上,于外加上述写入电压后,藉由上述第一开关电路在开启状态,使上述资料电路与上述第一信号线处于电连接状态,将保留在上述第一信号线之上述写入资料转送至上述资料电路上,之后,使用记忆在上述资料电路上之上述写入资料执行验证读出,检查是否确实对上述记忆单元执行写入。18.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线,其系连接上述第二记忆单元之一端;及资料电路,其系同时连接上述第一、第二信号线,暂时记忆对上述第一或第二记忆单元写入或是读出之资料;上述来一记忆单元之写入或是读出资料记忆在上述资料电路上,对上述第二记忆单元写入或是读出之资料则保留在上述第二信号线上。19.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线,其系连接上述第二记忆单元之一端;及资料电路,其系同时连接上述第一、第二信号线,暂时记忆对上述第一或第二记忆单元写入或是读出之资料;对上述第一及第二记忆单元的写入操作几乎同时执行,于对上述第二记忆单元外加写入电压时,对上述第二记忆单元的写入资料保留在上述第二信号线上,于对上述第二记忆单元外加写入电压时,使用上述资料电路执行验证读出,检查是否确实时对上述第一记忆单元执行写入。20.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线,其系连接上述第二记忆单元之一端;及资料电路,其系同时连接上述第一、第二信号线,暂时记忆对上述第一或第二记忆单元写入或是读出之资料;对上述第一及第二记忆单元的写入操作几乎同时执行,于对上述第二记忆单元外加写入电压时,对上述第二记忆单元的写入资料保留在上述第二信号线上,于对上述第二记忆单元外加写入电压时,使用上述资料电路执行验证读出,检查是否确实时对上述第一记忆单元执行写入,对上述第一记忆单元外加写入电压时,对上述第一记忆单元的写入资料保留在上述第二信号线上,对上述第一记忆单元外加写入电压时,使用上述资料电路执行验证读出,检查是否确实时对上述第二记忆单元执行写入。21.一种非挥发性半导体记忆体,其特征为具备第一记忆单元部其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线其系连接上述第二记忆单元之一端;及资料电路,其系同时连接上述第一、第二信号线,暂时记忆对上述第一或第二记忆单元写入或是读出之资料;对上述第一及第二记忆单元的写入操作几乎同时执行,于对上述第二记忆单元外加写入电压时,对上述第二记忆单元的写入资料保留在上述第二信号线上,于对上述第二记忆单元外加写入电压时,对保留在上述第一信号线上,对上述第一记忆单元的写入资料转送至上述资料电路上,且使用上述资料电路执行验证读出,检查是否确实时对上述第一记忆单元执行写入,对上述第一记忆单元外加写入电压时,对上述第一记忆单元的写入资料保留在上述第一信号线上,对上述第一记忆单元外加写入电压时,对保留在上述第二相号线上,对上述第二记忆单元的写入资料转送至上述资料电路上,且使用上述资料电路执行验证读出,检查是否确实时对上述第二记忆单元执行写入。22.如申请专利范围第18.19.20及21项中任一项之非挥发性半导体记忆体,其中上述第一记忆单元及上述第二记忆单元,系藉由彼此不同的字线来选择。23.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线;及资料电路,其系同时连接上述第一及第二信号线,暂时记忆对上述第一记忆单元写入或是读出之资料;对上述第一记忆单元写入或是读出的资料保留在上述第二信号线上。24.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线;及资料电路,其系同时连接上述第一及第二信号线,暂时记忆对上述第一记忆单元写入或是读出之资料;对上述第一记忆单元外加写入电压时,对上述第一记忆单元之写入资料保留在上述第一或是第二信号线上,外加上述写入电压后,上述资料电路及上述第二信号线实施电连接,将保留在上述第二信号线上,对上述第一记忆单元之写入资料转送至上述资料电路上,之后,使用记忆在上述资料电路上的写入资料执行验证读出,检查是否确实对上述第一记忆单元执行写入。25.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部其系包含第一记忆单元;第一信号线,其系连接上述第一记忆单元之一端;第二信号线;第三记忆单元部,其系包含第三记忆单元;第三信号线,其系连接上述第三记忆单元之一端;第四信号线;及资料电路,其系同时连接上述第一、第二、第三及第四信号线,暂时记忆对上述第一或第三记忆单元写入或是读出之资料;对上述第一及第三记忆单元的写入几乎是同时执行,对上述第一及第三记忆单元外加写入电压时,对上述第一记忆单元之写入资料保留在上述第一或是第二信号线上,对上述第三记忆单元之写入资料保留在上述第三或第四信号线上,使用上述资料电路执行验证读出,检查是否确实对上述第一记忆单元执行写入,对上述第一记忆单元执行验证读出时,对上述第三记忆单元之写入资料保留在上述第四信号线上,之后,上述资料电路与上述第四信号线实施电连接,保留在上述第四信号线上,对上述第三记忆单元的写入资料转送至上述资料电路后,使用记忆在上述资料电路上,对上述第三记忆单元写入的资料执行验证读出,检查是否确实对上述第三记忆单元执行写入,于对上述第三记忆单元执行验证读出时,对上述第一记忆单元的写入资料保留在上述第二信号线上。26.如申请专利范围第25项非挥发性半导体记忆体,其中上述第一记忆单元及上述第三记忆单元同样藉由字线来选择。27.如申请专利范围第25项之非挥发性半导体记忆体,其中于上述之写入或是读出资料保留在上述第一、第二、第三或第四信号线上时,与上述第一、第二、第三或第四信号线相邻的信号线上设定固定电位。28.如申请专利范围第27项之非挥发性半导体记忆体,其中上述之固定电位为接地电位或是电源电位。29.如申请专利范围第25项之非挥发性半导体记忆体,其中上述之第一、第二、第三及第四信号线为位元线。30.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记忆单元;位元线,其系连接上述第一及第二记忆单元部之一端;及资料电路,其系连接上述位元线之一端,暂时记忆对上述记忆单元之写入或读出资料;上述资料电路包含:第一记忆手段,其系记忆写入上述第一记忆单元或自上述第一记忆单元所读出之资料;及第二记忆手段,其系记忆写入上述第二记忆单元或自上述第二记忆单元所读出之资料。31.一种非挥发性半导体记忆体,其特征为具备:第一记忆单元部,其系包含第一记忆单元;第二记忆单元部,其系包含第二记单元;位元线,其系连接上述第一及第二记忆单元部之一端;及资料电路,其系连接上述位元线之一端,暂时记忆对上述记忆单元之写入或读出资料;上述资料电路包含第一及第二记忆手段,对上述第二记忆单元执行写入时,上述第一记忆手段保留第一资料,并依据记忆在上述第二记忆手段内之第二资料执行写入,于对上述第二记忆单元写入结束后,将保留在上述第一记忆手段内之第一资料转送至上述第二记忆手段,依据保留在上述一第二记忆手段内之上述第一资料,对上述第一记忆单元执行写入。32.如申请专利范围第30或31项之非挥发性半导体记忆体,其中上述第一记忆手段为电容器,上述第二记忆手段为锁存电路。33.如申请专利范围第30或31项之非挥发性半导体记忆体,其中上述第一及第二记忆手段为锁存电路。34.如申请专利范围第30或31项之非挥发性半导体记忆体,其中上述第一及第二记忆单元系藉由不同的字线做选择。35.如申请专利范围第13.14.16.17项中任一项之非挥发性半导体记忆体,其中该写入或读出资料在保持于第一信号线之期间,系将与上述第一信号线相邻之信号线,设定于固定电位。36.如申请专利范围第35项之非挥发性半导体记忆体,其中该固定电位为接地电位或电源电位。37.如申请专利范围第13.14.16.17项中任一项之非挥发性半导体记忆体,其中该第一信号线为位元线。38.如申请专利范围第18-21.23.24项中任一项之非挥发性半导体记忆体,其中该写入或读出资料在保持于第一或第二信号线之期间,系将与上述第一或第二信号线相邻之信号线设定于固定电位。39.如申请专利范围第38项之非挥发性半导体记忆体,其中该固定电位系接地电位或电源电位。40.如申请专利范围第18-21.23.24项中任一项之非挥发性半导体记忆体,其中该第一及第二信号线系位元线。41.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆单元;位元线,其系连接上述记忆单元部的一端;传送闸极,其系连接于上述位元线的一端;及资料电路,其系介以上述传送闸极连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含记忆第一资料之第一电容器及记忆第二资料的第一锁存电路。42.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系连接上述记忆单元部的一端;传送闸极,其系连接于上述位元线的一端;及资料电路,其系介以上述传送闸极连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含记忆第一资料之第一电容器及记忆第二资料的第一锁存电路。43.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系连接上述记忆单元部的一端;传送闸极,其系连接于上述位元线的一端;及资料电路,其系介以上述传送闸极连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含第一锁存电路及第一电容器,并依据记忆在上述第一锁存电路及记忆在上述第一电容器内之资料,对上述记忆单元执行写入。44.一种非挥发性半导体记忆体,其特征为具备:记忆单元部,其系包含记忆3値以上资讯的记忆单元;位元线,其系连接上述记忆单元部的一端;传送闸极,其系连接于上述位元线的一端;及资料电路,其系介以上述传送闸极连接上述位元线,暂时记忆2位元以上对上述记忆单元之写入或读出资料;上述资料电路包含第一锁存电路及第一电容器,并依据自记忆体外部输入,记忆在上述第一锁存电路内之资料,及自上述记忆单元读出,记忆在上述第一电容器内之资料,对上述记忆单元执行写入。图式简单说明:图1为本发明之多値NAND单元型EEPROM的概要图。图2为图1之记忆体内的资料电路图。图3为图1之记忆体内的记忆单元阵列图。图4为图1之记忆体内的行解码器部分图。图5为图1之记忆体内的综合检测电路图。图6为图1之记忆体内的字线控制电路图。图7为图6之第一记忆单元区块内的装置构造图。图8为图6之第二记忆单元区块内的装置构造图。图9显示图6之列位址解码器RADD1。图10显示图6之字线驱动器RMAIN1。图11显示图6之列位址解码器RADD2。图12显示图6之字线驱动器RMAIN2。图13显示4値资料与记忆单元之阀压的关系。图14为偶数页资料写入后的记忆单元阀压分布图。图15为奇数页资料写入后的记忆单元阀压分布图。图16为有关偶数页资料读出的操作时间波形图。图17为有关偶数页资料读出的操作时间波形图。图18为偶数页资料的读出操作概要图。图19为有关奇数页资料读出的操作时间波形图。图20为奇数页资料的读出操作概要图。图21显示偶数页资料的写入操作流程。图22为有关写入操作中外加程式脉冲的操作时间波形图。图23为写入操作中外加程式脉冲的概要图。图24为有关写入操作中之"10"验证读出的操作时间波形图。图25为写入操作中之"10"验证读出的概要图。图26为有关写入操作中之"Program Completion Detection"操作时间波形图。图27为写入操作中的"Program Completion Detection"概要图。图28显示奇数页资料的写入操作流程。图29为有关写入操作中之"Internal Data Load 1st/3rdQuarter"的操作时间波形图。图30为有关写入操作中之"Internal Data Load 2nd/4thQuarter"的操作时间波形图。图31为写入操作中的"Internal Data Load lst Quarter"概要图。图32为写入操作中的"Internal Data Load 2nd Quarter"概要图。图33为写入操作中的"Internal Data Load 3rd Quarter"概要图。图34为写入操作中的"Internal Data Load 4th Quarter"概要图。图35为有关写入操作中之"01"验证读出的操作时间波形图。图36为写入操作中的"01"验证读出概要图。图37为有关写入操作中之"00"验证读出的操作时间波形图。图38为写入操作中的"00"验证读出概要图。图39为有关删除操作中外加删除脉冲的操作时间波形图。图40为有关删除操作中删除验证读出的操作时间波形图。图41为有关删除操作中之"Erase Completion Detectio"的操作时间波形图。图42为有关"DRAMBurn-in"的操作时间波形图。图43为有关DRAM单元更新的操作时间波形图。图44显示图2之资料电路的其他实施例。图45显示对数页写入的一般顺序。图46显示使用图44之资料电路时,对数页写入的顺序。图47为对图44之资料电路内之写入高速缓冲记忆输入资料的操作时间波形图。图48为自图44之资料电路内之写入高速缓冲记忆转送资料至锁存电路的操作时间波形图。图49为有关图44之资料电路内之写入高速缓冲记忆之资料更新的操作时间波形图。图50显示图2之资料电路的其他实施例。图51为对图50之资料电路内之写入高速缓冲记忆输入资料的操作时间波形图。图52为自图50之资料电路内之写入高速缓冲记忆转送资料至锁存电路的操作间波形图。图53(a)-(d)为有关写入速度之本发明(具体实施例之一)的概要图。图54为本发明之2値NAND单元型EEPROM的晶片配置图。图55显示一种图54之记忆体的资料电路。图56显示有关写入速度之本发明的详细操作。图57为有关资料载入的操作时间波形图。图58为有关资料载入的操作时间波形图。图59为有关外加写入脉冲的操作时间波形图。图60为有关更新的操作时间波形图。图61为有关外加写入脉冲的操作时间波形图。图62为有关转送写入资料的操作时间波形图。图63为有关验证读出的操作时间波形图。图64为有关外加写入脉冲的操作时间波形图。图65为有关转送写入资料的操作时间波形图。图66为有关验证读出的操作时间波形图。图67为有关写入速度之本发明(具体实施例之二)的概要图。图68显示有关写入速度的本发明详细操作。图69显示有关写入速度的本发明详细操作。图70显示有关读入速度的本发明详细操作。图71显示有关写入速度之本发明(具体实施例之二)的其他实施例。图72为NAND单元型EEPROM的记忆单元阵列电路图。图73为NAND单元单位的装置构造平面图。图74为沿图73之LXXIV-LXXIV线的剖面图。图75为沿图73之LXXV-LXXV线的剖面图。图76显示图73之NAND单元单位的等价电路。图77显示NAND单元型EEPROM的井构造。图78显示先前的资料电路。 |
