| 主权项 |
1.一种积体电路含有: 一处理器部分; 一快取记忆体部分包含多个模组阵列部分; 控制逻辑响应一快取记忆体大小之信号与可变数 目之该多个模组阵列部分一起操作。2.如申请专 利范围第1项之积体电路,其中该多个模组阵列部 分含有集合。3.如申请专利范围第1项之积体电路, 其中该多个模组阵列部分含有路线。4.如申请专 利范围第1项之处理器,其中该快取记忆体含有多 个触排,每一触排均有用于多个朝着第一方向路线 之资料并有资料路径逻辑仅占第一方向触排宽度 之一部分来提供路线模组化。5.如申请专利范围 第2项之积体电路,其中该控制逻辑含有可变长度 标签匹配逻辑。6.一种处理器含有: 一处理器部分; 一快取记忆体部分含有: 一阵列部分包括标签逻辑与一集合部分,该阵列部 分实质伸越该处理器第一轴线之全部; 控制逻辑接收快取记忆体大小显示讯号并能与该 集合部分或另加之集合部分一起操作。7.如申请 专利范围第6项之处理器,其中该标签逻辑含有一 可变长度标签匹配电路被耦合来接收该快取忆体 大小显示讯号并对根据该快取记忆体大小讯号之 可变数目标签位元进行标签匹配。8.如申请专利 范围第7项之处理器,其中该可变长度标签匹配电 路含有一标签修剪电路被耦合来接收该快取记忆 体大小讯号并当发生标签更新与比较时将额外标 签位之设定至一预定状态。9.如申请专利范围第7 项之处理器,其中该快取记忆体部分更含有: 多条信号线邻近该快取记忆体部分之外缘而用于 与资料线及至少一个来自一附加快取记忆体部分 之适配线接介。10.如申请专利范围第9项之处理器 ,其中该快取记忆体部分更含有: 一第二集合部分也实质伸越该第一轴线之全部,该 第二集合部分连接至该多条信号线。11.如申请专 利范围第6项之处理器,其中该集合部分含有多个 路线且其中该控制逻辑能与根据该快取记忆体大 小讯号之可变数目路线一起操作。12.如申请专利 范围第6项之处理器更含有可程式化产生该快取记 忆体大小讯号之熔融快取记忆体大小显示讯号逻 辑。13.一种积体电路含有: 一处理器部分; 一快取记忆体部分,该快取记忆体部分含有多个模 组并实质伸越该积体电路第一轴线之全部,该多个 模组之一个含有: 一标签部分被耦合来接收一快取记忆体大小显示 讯号并对根据该快取记忆体大小显示讯号而匹配 可变数目之标签位元。14.如申请专利范围第13项 之积体电路,其中该标签部分含有: 标签修剪逻辑将一个或多个标签位元设定至一预 定値。15.如申请专利范围第14项之积体电路更含 有一多工器选择来自产生一适配信号模组之资料, 该控制逻辑根据快取记忆体大小显示讯号限制多 工器之选择。16.如申请专利范围第14项之积体电 路更含有: 至少一个熔线; 快取记忆体大小逻辑被耦合至该熔线而无论该至 少一个熔线是否熔断均以其为函数产生该快取记 忆体大小显示讯号。17.一种方法包括: 沿一积体电路之第一轴线排列快取记忆体之集合; 提供能与可变数目集合一起操作之控制电路。18. 如申请专利范围第17项之方法,其中所述之提供包 括: 提供一可变长度标签匹配电路根据快取记忆体大 小讯号来匹配变动长度之标签。19.如申请专利范 围第18项之方法,其中之提供可变长度标签匹配电 路包括: 提供一标签修剪电路。20.如申请专利范围第18项 之方法更包括: 提供一可程式化提供快取记忆体大小显示讯号之 熔融快取记忆体大小显示讯号电路。21.如申请专 利范围第17项之方法更包括: 提供与可变数目路线一起操作之控制电路。22.一 种方法包括: 接收一个具有包括多个位址位元位址之快取读出 要求; 根据快取记忆体大小显示讯号将多个位址位元与 多个标签位元加以比较。23.如申请专利范围第22 项之方法更包括: 接收一个具有包括多个写入位址位元写入位址之 快取写入要求; 根据快取记忆体大小讯号将可变数目之多个写入 位址位元储存做为一标签。24.如申请专利范围第 22项之方法在比较可变数目多个位址位元时包括: 将至少一个标签位元设定至一预定値。25.如申请 专利范围第22项之方法,其中在根据快取记忆体部 大小显示讯号储存可变数目快取标签位元时包括: 储存一第一位址位元子集合; 储存一预定値而非剩余之位址位元。图式简单说 明: 图1为先前技术具有积体快取记忆体之处理器。 图2为具有含两个模组之积体模组快取记忆体之处 理器一个实例。 图3为含有可变数目模组之积体模组快取记忆体之 一个实例。 图4为用于可变大小积体模组快取记忆体将位址分 成若干集合与路线技术之一个实例。 图5为可变长度标签匹配逻辑之一个实例。 图6为集合与路线模组快取记忆体之一个实例。 图7为图6中快取记忆体实例下半部之详情。 图8为图6与7中快取记忆体实例触排之详情。 |
