| 摘要 |
<p>본 발명은 실리콘 웨이퍼상의 소정부분에 제1산화막패턴을 형성하는 단계와, SEG공정에 의해 상기 제1산화막 패턴이 형성되지 않은 노출된 실리콘 웨이퍼상에 도핑되지 않은 제1실리콘에피층을 형성하는 단계, 상기 제1실리콘에피층의 소정영역에 선택적으로 이온주입을 실시하여 하부 n웰을 형성하는 단계, 상기 제1산화막패턴 상부와 상기 제1실리콘에피층상의 소정영역에 제2산화막패턴을 형성하는 단계, 인시튜 보론도핑된 SEG공정으로 상기 제1실리콘에피층상에 도핑된 제2실리콘에피층을 형성하는 단계, 상기 제2실리콘에피층의 소정영역에 n웰 카운터 도핑 이온주입을 실시하여 프로파일드 n웰을 형성하는 단계, 및 상기 제2실리콘 에피층의 소정영역에 제1p웰 및 제2p웰을 각각 형성하는 단계를 포함하는 SEG를 이용한 반도체소자의 삼중웰 형성방법을 제공함으로써 SEG공정과 일반적인 중간전류 이온주입기를 이용하여 삼중웰을 형성하여 n웰과 p웰 접합이 가까이 인접할 경우 나타날 수 있는 기생 pnpn구조의 래치업 전류경로를 차단하여 신뢰성 높은 고품질의 소자 제조를 가능하게 한다..</p> |
