| 主权项 |
1.一种在DRAM积体电路的周边电路上界限出介电层 厚度并 透过该介电层覆盖区域蚀刻出具有适当纵横比开 口的方法 ,使得周边电路能电性接触到半导体晶圆,其中:提 供在 上述半导体圆内及上方的具有上述周边电路的上 述DRAM积 体电路电性接触;在上述DRAM积体电路上形成第一 导电复 晶矽层,并将该层加以图案化后在上述周边电路上 留下该 层;在上述经过图案化后的复晶矽层上形成第一夹 层介电 层;在上述第一夹层介电层上形成第二导电层,并 将该第 二导电层加以图案化后在周边电路以外区域留下 该层;将 上述第一夹层介电层和其下的上述第一复晶矽层 加以遮蔽 并蚀刻以去除在上述所有周边电路的上述第一夹 层介电层 和上述第一复晶矽层;在上述已曝露出的第二导电 层、第 一夹层介电层和半导体晶圆上形成第二夹层介电 层;而且 透过上述第二夹层介电层蚀刻出上述具有适当纵 横比的开 口。2.如申请专利范围第1项所述之DRAM蚀刻方法, 其中上述 第一导电层在上述第一夹层介电层蚀的进行和终 点时作为 蚀刻中止。3.如申请专利范围第1项所述之DRAM蚀刻 方法,其中并包 括利用铝金属填满上述开口以和上述半导体晶圆 内的上述 区域做电性接触。4.如申请专利范围第3项所述之 DRAM蚀刻方法,其中上述 铝金属可利用溅镀制程加以沈积。5.如申请专利 范围第1项所述之DRAM蚀刻方法,其中上述 第一夹层介电层厚度约在又3000-12000埃之间,而上 述 第二夹层介电层厚度约在3000-8000埃之间。6.如申 请专利范围第5项所述之DRAM蚀刻方法,其中上述 适当的纵横比约小于0.7,而上述周边电路区域的上 述开 口外观尺寸(feature size)约小于0.8微米。7.如申请专 利范围第1项所述之DRAM蚀刻方法,其中上述 第二导电层由掺杂型复晶矽所组成。8.如申请专 利范围第1项所述之DRAM蚀刻方法,其中上述 第二导电层由磷掺杂型复晶矽所组成。9.一种制 造拥有由MOSFET元件和相关电容组成的单元阵列 和周边电路的DRAM积体电路方法,其中将界限出介 电层厚 度并透过该覆盖在周边电路上的介电层蚀刻出拥 有适当纵 横比的开口作为电性接触,其具有:在半导体晶圆 的某一 部份形成上述的MOSFET元件单元阵列和相关的电容; 在上 述半导体晶圆的第二部份形成周边电路;在上述单 元阵列 和上述周边电路上形成第二导电性复晶矽层,并将 该层加 以图案化后在上述周边电路上留下该层;在上述经 图案化 的复晶矽层上形成第一夹层介电层;在上述第一夹 层介电 层上形成第二导电层,并将该第二层加以图案化后 在上述 周边电路的其它区域留下该层;将立述第一夹层介 电层和 其下的上述第一复晶矽层加以遮蔽并蚀刻以去除 在上述所 有周边电路上的上述第一夹层介电层和上述第一 复晶矽层 ;在上述已曝露出的第二导电层、第一夹层介电层 和半导 体晶圆上形成第二夹层介电层;而且透过上述第二 夹层介 电层蚀刻出具有适当的纵横比的上述开口。10.如 申请专利范围第9项所述之DRAM蚀刻方法,其中上述 第一导电层在上述第一夹层介电层蚀刻的进行和 终点时作 为蚀刻中止。11.如申请专利范围第9项所述之DRAM 蚀刻之方法,其中并 包括利用铝金属填满上述开口来和上述半导体晶 圆内上述 区域做电性接触。12.如申请专利范围第11项所述 之DRAM蚀刻方法,其中上 述铝金属可利用溅镀制程加以沈积。13.如申请专 利范围第9项所述之DRAM蚀刻方法,其中上述 第一夹层介电层厚度约在3000-12000埃之间,而上述 第 二夹层介电层厚度约在3000-8000埃之间。14.如申请 专利范围第13项所述DRAM蚀刻之方法,其中上 述适当的纵横比约小于0.7,而上述周边电路区域的 上述 开口外观尺寸约小于0.8微米。15.如申请专利范围 第9项所述之DRAM蚀刻方法,其中上述 第二导电层由掺杂型复晶矽组成。16.如申请专利 范围第9项所述之DRAM蚀刻方法,其中上述 |
