| 主权项 |
1.一种静电放电保护元件,包括:一具第一导电型态 之第 一区域;一第二区域,其被重度掺杂以一第二导电 型态, 分布于该第一区域且自一表面延伸一第一深度;一 第三区 域,其重度掺杂以该第二导电型态,分布于该第一 区域, 俾该第三区域与该第二区域可藉该第一区域之该 平面之一 部分而分离,该第三区域自该第一区域之该表面延 伸一小 于该第一深度之第二深度;一绝缘区成长于该第一 区域之 该表面之一部分,并位于该第二及该第三区域之间 ;以及 一电阻性导电区分布于该第二区域及该绝缘区域, 其中该 电阻性导电区之一部分系伸越该第二区域,俾接收 一输入 讯号。2.如申请专利范围第1项所述之静电放电保 护元件,其中 该第二区域系一双极性电晶体之集极,位于该第二 部分及 第三部分之间之该第一区域之一部分系该双极电 晶体之基 极,而该第三区域系该双极性电晶体之射极。3.如 申请专利范围第1项所述之静电放电保护元件,其 中 该电阻性导电区域形成介于该输入讯号及该第二 区域间之 一限流路径。4.如申请专利范围第3项所述之静电 放电保护元件,其中 该双极性电晶体对该输入讯号形成一电压限制器 。5.如申请专利范围第4项所述之静电放电保护元 件,其中 该第二区域及与其相连接之该电阻性导电区域之 该部分乃 共同接至一输入缓冲器。6.如申请专利范围第5项 所述之静电放电保护元件,其中 该第三区域系连接至地。7.如申请专利范围第6项 所述之静电放电保护元件,其中 该基极区域连接至地。8.如申请专利范围第1项所 述之静电放电保护元件,该第 一导电型态系P型。9.如申请专利范圉第1项所述之 静电放电保护元件,该第 二导电型态系n型。10.如申请专利范围第1项所述 之静电放电保护元件,其中 该绝缘区域系由二氧化矽构成。11.如申请专利范 围第1项所述之静电放电保护元件,其中 该电阻性导电区域系由复晶矽构成。12.如申请专 利范围第1项所述之静电放电保护元件,其中 该第二区域之形成系藉由自该电阻性导电区域进 行杂质热 扩散至该第一区域中为之。13.如申请专利范围第1 项所述之静电放电保护元件,其中 该双极性电晶体集极射极间之崩溃电压小于9伏特 。14.一种制造静电放电保护元件之方法,包括下列 步骤: 形成一第一导电型态之第一区域于一基体内;形成 一绝缘 材料层于该第一区域之表面;蚀刻该绝缘材料,俾 形成至 少一绝缘区域;形成一电限性导电区域于该至少一 绝缘区 域之上;于该第一区域的而位于该电阻性导电区域 至少一 部分之下深度扩散重度掺杂以第二导电型态之一 第二区域 至一第一深度;于该第一区域内扩散重度掺杂以第 二导电 型态之一第三区域至一小于该第一深度之第二深 度,该第 三区域与该第二区域藉由位于第一区域表至少一 部分之绝 缘区域而相分离。15.如申请专利范围第14项静电 放电保护元件之方法,更 包括一步骤:自该电阻性导电区域热扩散一杂质至 该第一 区域,俾形成该第二区域。16.如申请专利范围第14 项静电放电保护元件之方法,其 中该基极区系连接至地。17.一种积体电路,其包括 一静电放电保护元件;包括: 一输入接线区(pad),俾接收一外部讯号,该输入接线 区 系连接至该电阻导电材料区之一端;一输出接线区 ,俾连 接至一外部电路,该外部接线区系于距该输入接线 区一有 限距离处连接至该电阻性导电区之另一端;一第二 区域, 其于该第一导电型态之第一区域内被重度掺杂以 一第二导 电型态至一第一深度,该第二区域系连接至该电阻 性导电 元件与该输出接线区;一第三区域,其于该第一区 域内被 重度掺杂以该第二导电型态至一小于该第一深度 之第二深 度,该第三区域系连接至地;一绝缘材料覆盖于介 于该第 二区域及第三区域间之该第一区域之表面区域。 18.如申请专利范围第17项之积体电路,其中该电阻 性导 电区域系一介于该输入接线区及输出接线区间之 限流电阻 。19.如申请专利范围第18项之积体电路,其中该第 二区域 形成一双极性电晶体之一集极,位于该第二区域及 该第三 区域间之该第一区域之一部分,形成该双极性电晶 体之一 基极,而该第三区域则形成该双极性电晶体之射极 ,其中 该双极性电晶体对于进该输入接线区之讯号而言, 形成一 |
