| 主权项 |
1.一种内嵌核心组成的系统单晶片之设计验证方法,多数功能核心被整合在系统单晶片中,此方法包括以下步骤:验证将整合到系统单晶片的个别核心,此步骤是用核心提供者所提供的每个核心的矽积体电路及模拟测试平台;验证在这些核心、晶片滙流排、接合逻辑之间的界面,此步骤是用系统整合工程师发展的模拟测试平台及接合逻辑的FPGA/仿真器;验证核心到核心的时序及系统单晶片阶层的关键路径;及执行整体的设计验证,此步骤用整体系统单晶片的模拟测试平台和执行应用程式。2.如申请专利范围第1项所述之设计验证方法,其中,这些验证步骤在指派多数验证单元到各核心的矽积体电路后进行。3.如申请专利范围第1项所述之设计验证方法,其中,这些验证步骤在指派多数验证单元到各核心的矽积体电路后进行,其中,验证单元的测试接脚的配置是参考待测矽积体电路的输入输出接脚。4.如申请专利范围第1项所述之设计验证方法,其中,这些验证步骤在指派多数验证单元到各核心的矽积体电路后进行,其中,验证单元配置为事件测试器以产生测试样板,其测试样板是事件为主的资料,其描述资料变化的値和变化的时序。5.如申请专利范围第4项所述之设计验证方法,其中,各核心所用的测试平台资料是事件为主的格式,透过验证单元中事件测试机,可以容易对系统单晶片中核心的错误进行除错。6.一种内嵌核心组成的系统单晶片之设计验证方法,多数功能核心被整合在系统单晶片中,此方法包括以下步骤:产生多数矽积体电路,其电路架构与对系统单晶片欲整合的核心相同;提供多数验证单元,并指定每一验证单元给核心之每一矽积体电路;用互连滙流排连接诸核心,该互连滙流排模造一被设计在系统单晶片中之一晶片型滙流排,用以连结于各核心间;验证整合到系统单晶片的诸核心,藉由对矽积体电路施以测试样板,并监督矽积体电路反应的输出;其中,测试样板是直接由核心提供者的模拟测试平台资料所产生。7.如申请专利范围第6项所述之设计验证方法,还包括核心与接合逻辑间的界面的验证步骤,其中,以仿真器来评估核心与接合逻帽间的界面。8.如申请专利范围第6项所述之设计验证方法,还包括核心与接合逻辑间的界面的验证步骤,其中,使用场效闸阵列(FPGA)来实现界面的功能和接合逻辑。9.如申请专利范围第6项所述之设计验证方法,还包括核心间的时序验证及系统单晶片阶层关键路径的验证,其藉由提供依系统单晶片层测试平台资料产生的激励给各别核心的矽积体电路。10.如申请专利范围第6项所述之设计验证方法,还包括一步骤:执行完整系统的验证,藉由用完整的测试平台及执行应用程式来验证。11.如申请专利范围第6项所述之设计验证方法,其中,验证步骤是在将各别核心的矽积体电路指定到验证单元后实施。12.如申请专利范围第6项所述之设计验证方法,其中,验证步骤是在将各别核心的矽积体电路指定到验证单元后实施,其中,每个验证单元被配置成事件为主测试器,其产生的测试样板是根据事件资料而得,用値变化和其时序描述测试样板。13.如申请专利范围第12项所述之设计验证方法,其中,各核心的模拟测试平台以事件为主格式存在,因此藉验证单元使系统单晶片的核心错误除错容易进行,此验证单元为事件为主测试器。14.如申请专利范围第6项所述之设计验证方法,其中,验证步骤是在将各别核心的矽积体电路指定到验证单元后实施,其中,验证单元的测试接脚的配置是参考待测矽积体电路的输入输出接脚。15.一种内嵌核心的系统单晶片之设计验证设备系统单晶片中整合有多数功能核心,该设计验证设备包括:一台主系统电脑,用以连接使用者及控制设计验证设备的所有操作;多数验证单元,从主电脑接收测试平台资料,并以此测试平台资料产生测试样板,用来测试将整合到系统单晶片的功能核心,其中,每一验证单元均包括一控制电脑,用以接收主系统电脑来的测试平台资料;一个系统滙流排,用以连接主系统电脑和各验证单元;其中,多数矽积体电路被连接到验证单元,以接收由验证单元来的测试样板并产生反应输出,供验证单元和主系统电脑评估,其中,矽积体电路搭载的内部架构和整合到系统单晶片中的功能核心是相同的。16.如申请专利范围第15项所述之设计验证设备,其中,每个验证单元中的控制电脑根据从主电脑来的测试资料产生测试样板给位于验证单元的矽积体电路,并评估矽积体电路的反应输出。17.如申请专利范围第15项所述之设计验证设备,其中,每一个验证单元被指定一个矽积体电路。18.如申请专利范围第15项所述之设计验证设备,其中,每一个验证单元被指定一个矽积体电路,其中,验证单元的测试接脚是参考待测试矽积体电路的输入输出接脚来配置。19.如申请专利范围第15项所述之设计验证设备,其中,每一个验证单元有一群的测试接脚,验证单元的接脚配置根据待测的矽积体电路自由地作改变。20.如申请专利范围第15项所述之设计验证设备,其中,每一个验证单元有一群的测试接脚,验证单元的接脚配置根据待测的矽积体电路自由地作改变,其中,群的大小由主系统电脑依据指定到验证单元的矽积体电路的输入输出接脚来决定。21.如申请专利范围第15项所述之设计验证设备,其中,每一个验证单元透过系统滙流排接收从主电脑来的测试资料,然后产生测试样板给矽积体电路,其中,控制电脑被提供测给试样板的每个测试接脚。22.如申请专利范围第15项所述之设计验证设备,其中,验证单元评估被指定的矽积体电路,以验证对应的功能核心,且验证单元透过用仿真器模拟界面和接合逻辑而进一步评估将整合到系统单晶片的核心和接合逻辑间的界面。23.如申请专利范围第15项所述之设计验证设备,其中,验证单元评估被被指定的矽积体电路,以验证对应的功能核心,且验证单元透过用场效闸阵列实施界面和接合逻辑的功能而进一步评估将整合到系统单晶片的核心和接合逻辑间的界面。24.如申请专利范围第15项所述之设计验证设备,其中,主系统电脑和验证单元验证核心到核心的时序和系统单晶片阶层的关键路径,其藉由提供做系统单晶片层测试平台资料产生的激励给代表各别核心的矽积体电路。25.如申请专利范围第15项所述之设计验证设备,其中,主电脑和各验证单元检查整体的设计验证时,是以模拟测试平台及执行应用程式的方式进行。26.如申请专利范围第15项所述之设计验证设备,其中,主电脑和各验证单元检查整体的设计验证时,是以模拟测试平台及执行应用程式的方式进行,其中,主系统电脑将应用程式分割成多个小的工作并分配到验证单元,其将运算分割成多个次任务并将其以分配的方式指派到多数验证单元。27.如申请专利范围第15项所述之设计验证设备,其中,主电脑和各验证单元检查整体的设计验证时,是以模拟测试平台及执行应用程式的方式进行,其中,主系统电脑将应用程式分割成多个小的工作并分配到验证单元,其将运算分割成多个次任务并将其以分配的方式指派到多数验证单元,其中,主电脑把验证单元来的矽积体电路的反应组合成单晶片系统的反应,藉以决定任何错误/失败。28.如申请专利范围第15项所述之设计验证设备,还包括一片电路板在每个验证单元中,电路板搭载对应的矽积体电路。29.如申请专利范围第15项所述之设计验证设备,还包括一片电路板,搭载所有的待测的矽积体电路和接合逻辑。30.如申请专利范围第15项所述之设计验证设备,其中,每一个验证单元是配置成一个事件为主测试器,其产生的测试样板是描述资料値变化和变化时序。31.如申请专利范围第30项所述之设计验证设备,其中,各核心的测试平台以事件为主格式存在,藉此,有助于用验证单元(是事件为主测试器)对系统单晶片除错。32.如申请专利范圆第15项所述之设计验证设备,其中,每个测试单元被配置成事件为主测试器,包括:一个贮存时序资料的事件记忆体,记录参考时间周期整数倍,和参考时间周期的分数,此时间资料是目前事件和预定参考点间的时间差距;一个位址循序器,产生用以存取事件记忆体之位址资料;一个事件计数逻辑,用来产生事件起始讯号,其为乘以资料的整数部分之参考时间周期所延迟;一个事件产生单元,以产生每个事件,其根据自事件计数逻辑之事件起始讯号和资料的分数部分,来规划测试样板;及一个验证单元写入解码器,用以侦测验证单元的位址,以指定验证单元到矽积体电路的接脚。33.一种内嵌核心的系统单晶片之设计验证设备,该系统晶片予以整合以多数功能核心,该设计验证设备包括:一台主电脑,做为至使用者之介面并控制所有的验证设备和操作;多数验证单元,用以接收从主电脑传送来的测试平台资料并使用该资料以产生测试样板,用以测试予以整合入系统单晶片中的多数功能核心;一系统滙流排,用以连接主电脑和多数验证单元;其中,多数矽积体电路连到验证单元,从验证单元接收测试样板,并产生反应输出,给验证单元及主电脑评估其结果,其中,矽积体电路搭载的内部架构和系统单晶片欲整合的功能核心相同;及其中,主系统电脑执行产生供应矽积体电路的测试样板的所有的任务,评估矽积体电路反应输出,进行系统单晶片的时序和界面的评估,及完整的系统单晶片设计验证。图式简单说明:图1显示在功能核心设计及设计验证中的各抽象层及其所对应的验证方法。图2是流程图,显示本发明的系统单晶片IC的整体观念及设计验证程序。图3是方块图,显示本发明的设计验证的整体观念,包括本发明的设计验证站与电子设计自动化(EDA)环境的关系。图4A是方块图,显示图3的电子设计自动化环境中的系统单晶片。图4B是方块图,显示图3的设计验证台的基本配置。图5是方块图,显示本发明的设计验证站的配置的一个更详细的实施例,在此设计验证站中有多个验证单元。图6是方块图,显示图5的验证单元(VU)的配置例,其形式是事件测试器。图7是方块图,显示待测系统单晶片中用以评估接合逻缉的验证单元架构的范例。图8是方块图,显示用以评估待测系统单晶片中接合逻辑的验证单元架构的另一范例。图9是方块图,显示本发明的设计验证站,其支援高阶应用程式语言。图10是方块图,显示本发明的设计验证站与一片附有待测功能核心的电路板间的另一种架构关系。图11是方块图,显示本发明的设计验证站的另一例,其中,多数验证单元是由主系统电脑直接控制。 |
