| 主权项 |
1.一种用于制造沟渠MOSFET之方法,包括: 提供具有表面之半导体材料主体; 在该表面上形成第一光罩,该第一光罩具有一孔而 沟渠将位于主体中; 经由第一光罩之孔蚀刻半导体材料以形成半导体 主体中之沟渠; 在沟渠中形成第一氧化物层; 导入多晶矽至沟渠内; 以第一光罩适当地氧化多晶矽之显露表面以在沟 渠顶部形成第二氧化物层,第二氧化物层往下延伸 至沟渠内;移除第一光罩;以及 沈积金属层在第二氧化物层之表面以及半导体主 体之表面上。2.如申请专利范围第1项之方法,其中 形成第一光罩包括沈积氮化物层。3.如申请专利 范围第2项之方法,包括形成介于主体表面与氮化 物层之间之第三氧化物层。4.如申请专利范围第2 项之方法,其中至少一部份第三氧化物层在第一光 罩移除之后保留。5.如申请专利范围第4项之方法, 包括移除第三氧化物层。6.如申请专利范围第3项 之方法,其中第二氧化物层厚于第一以及第三氧化 物层中之各层。7.如申请专利范围第1项之方法,其 中第二氧化物层厚于第一氧化物层。8.如申请专 利范围第1项之方法,包括沈积氧化物在沟渠中以 及回蚀该氧化物以形成第四氧化物层在沟渠底部 上。9.如申请专利范围第8项之方法,其中沈积氧化 物包括藉由化学蒸发沈积处理加以沈积氧化物。 10.如申请专利范围第9项之方法,其中第二以及第 四氧化物层中之各层厚于第一以及第三氧化物层 中之各层。11.如申请专利范围第1项之方法,包括 蚀刻该多晶矽直到该多晶矽表面与主体表面为共 面为止。12.如申请专利范围第1项之方法,其中提 供半导体材料主体包括生长磊晶层在半导体底材 表面上。13.如申请专利范围第12项之方法,包括经 由第一光罩固体部分植入第一导电型掺杂物以形 成主体区域在磊晶层内。14.如申请专利范围第13 项之方法,包括经由第一光罩固体部分植入第二导 电型掺杂物以形成源极区域在磊晶层内。15.如申 请专利范围第1项之方法,其中导入多晶矽至沟渠 内包括: 导入第一多晶矽层至沟渠内; 蚀刻该第一多晶矽层直到该第一多晶矽层之显露 表面为在半导体主体表面之下位准为止; 导入第二多晶矽层在第二多晶矽层之上,该第二多 晶矽层覆盖第一多晶矽层以及第一光罩。16.如申 请专利范围第1项之方法,包括形成第二光罩在多 晶矽层之上,该第二光罩具有孔在沟渠之上以及包 括经由第二光罩内之孔蚀刻该多晶矽层,因此保留 半导体主体表面上横向延伸之多晶矽层其余部分 。17.如申请专利范围第16项之方法,包括: 植入第一导电型之掺杂物至多晶矽层其余部分; 以多晶矽层其余部分上之孔形成第三光罩; 植入第二导电型之掺杂物至多晶矽层内,因此在多 晶矽层其余部分中形成PN二极体。18.如申请专利 范围第17项之方法,包括沈积接触半导体主体表面 以及多晶矽层其余部分之金属层。19.一种用于制 造沟渠MOSFET之方法,包括: 提供具有表面之半导体主体; 在该表面上形成第一光罩,该第一光罩具有一孔而 沟渠将位于主体中; 经由第一光罩之孔蚀刻半导体材料以形成半导体 主体之沟渠; 在沟渠中沈积氧化物层; 蚀刻该氧化物以形成第一氧化物层在沟渠底部上; 在沟渠侧壁上形成第二氧化物层,第一氧化物层为 厚于第二氧化物层;以及 导入多晶矽至沟渠内。20.如申请专利范围第19项 之方法,包括氧化多晶矽之显露表面以形成第三氧 化物层在沟渠顶部上,该第三氧化物层往下延伸至 沟渠中以及厚于第一氧化物层。21.如申请专利范 围第20项之方法,包括导入第一导电型之掺杂物至 半导体主体中以形成主体区域,主体区域之接合面 为在第一氧化物层上表面之位准。22.一种沟渠-闸 极功率MOSFET,包括: 具有沟渠形成在其中之半导体主体,沟渠壁在沟渠 角落贯穿半导体主体之主要表面,该半导体主体包 括: 邻近该沟渠以及主体主要表面之第一导电型源极 区域; 形成与源极区域之接合面之第二导电型主体区域, 该主体区域包括邻近该沟渠壁之通道区域;以及 形成与主体区域之接合面之第一导电型汲极区域; 以及 配置在沟渠内之闸极,该闸极为藉由闸极氧化物层 加以界限,该闸极氧化物层包括邻近该通道区域之 第一部分以及覆盖该闸极之第二部分,该第二部分 厚于第一部份;以及 接触该半导体主体顶部表面之金属层,介于该金属 层与横向延伸至沟渠角落之该顶部表面之间之接 触。23.如申请专利范围第22项之沟渠-闸极功率 MOSFET,其中闸极氧化物层第二部分之下表面为在半 导体主体表面位准之下。24.如申请专利范围第23 项之沟渠-闸极功率MOSFET,其中闸极氧化物层第二 部分之上表面为在半导体主体表面位准之上。25. 如申请专利范围第22项之沟渠-闸极功率MOSFET,其中 该闸极氧化物层包括邻近沟渠底部之第三部分,该 第三部分为厚于第一部分。26.如申请专利范围第 25项之沟渠-闸极功率MOSFET,其中该第三部分之上表 面为在等于介于主体区域与汲极区域之间之接合 面位准上。27.一种沟渠-闸极之功率MOSFET,包括: 具有主要表面之半导体主体以及形成在半导体主 体中之沟渠,该半导体主体包括: 邻近该沟渠以及主体主要表面之第一导电型源极 区域; 形成与源极区域之接合面之第二导电型主体区域, 该主体区域包括邻近该沟渠壁之通道区域;以及 形成与主体区域之接合面之第一导电型汲极区域; 以及 配置在沟渠内之闸极,该闸极为藉由闸极氧化物层 加以界限,该闸极氧化物层包括邻近该通道区域之 第一部分以及覆盖该闸极之第二部分,该第二部分 厚于第一部份,该第二部分不覆盖沟渠外部之半导 体主要表面;以及 接触半导体主体顶部表面之金属层。28.如申请专 利范围第27项之沟渠-闸极功率MOSFET,其中闸极氧化 物层第二部分之下表面为在半导体主体表面位准 之下。29.如申请专利范围第28项之沟渠-闸极功率 MOSFET,其中闸极氧化物层第二部分之上表面为在半 导体主体表面位准之上。30.如申请专利范围第27 项之沟渠-闸极功率MOSFET,其中该闸极氧化物层包 括邻近沟渠底部之第三部分,该第三部分为厚于第 一部分。31.如申请专利范围第30项之沟渠-闸极功 率MOSFET,其中该第三部分之上表面为在等于介于主 体区域与汲极区域之间之接合面位准上。32.一种 沟渠-闸极之功率MOSFET,包括: 具有主要表面之半导体主体以及形成在半导体主 体中之沟渠,该半导体主体包括: 邻近该沟渠以及主体主要表面之第一导电型源极 区域; 形成与源极区域之接合面之第二导电型主体区域, 该主体区域包括邻近该沟渠壁之通道区域;以及 形成与主体区域之接合面之第一导电型汲极区域; 以及 配置在沟渠内之闸极,该闸极为藉由闸极氧化物层 加以界限,该闸极氧化物层包括邻近该通道区域之 第一部分以及覆盖该闸极之第二部分,该第二部分 厚于第一部份。33.如申请专利范围第32项之沟渠- 闸极功率MOSFET,其中该第三部分之上表面为在等于 介于主体区域与汲极区域之间之接合面位准上。 34.一种用于制造沟渠MOSFET之方法,包括: 提供半导体主体; 在半导体主体之表面中形成沟渠,该沟渠定义台面 ; 沿着该沟渠壁形成第一绝缘层; 在该沟渠中形成闸极,该闸极藉由该绝缘层而与该 半导体主体绝缘; 植入第一导电型之掺杂物至台面内以形成主体区 域; 植入第二导电型之掺杂物至台面内以形成源极区 域; 在台面上形成第二绝缘层; 蚀刻该第二绝缘层之孔;以及 沈积金属层至接触孔内以形成与源极区域之电气 接触,该沈积为在大于大气压力之压力加以执行。 35.如申请专利范围第34项之方法,其中沈积该金属 层为在大约二大气压力之压力加以执行。36.如申 请专利范围第34项之方法,尚包括沈积障蔽层在台 面之表面上。37.一种用于制造沟渠MOSFET之方法,包 括: 提供半导体主体; 在半导体主体之表面中形成沟渠,该沟渠定表台面 ; 沿着该沟渠壁形成第一绝缘层; 在该沟渠中形成闸极,该闸极藉由该绝缘层而与该 半导体主体绝缘; 植入第一导电型之掺杂物至台面内以形成主体区 域; 植入第二导电型之掺杂物至台面内以形成源极区 域; 在台面上形成第二绝缘层; 蚀刻该第二绝缘层之孔; 沈积第一金属层在接触孔内以形成与源极区域之 电气接触; 平坦化该第一金属层以形成插头,该插头表面与第 二绝缘层之表面为共面;以及 沈积第二金属层在该第二绝缘层以及插头之上。 38.如申请专利范围第37项之方法,其中形成第二绝 缘层包括形成玻璃层。39.如申请专利范围第37项 之方法,其中沈积第一金属层包括沈积由钨以及铜 组成群组中之金属。40.如申请专利范围第37项之 方法,其中平坦化第一金属层包括化学机械研磨。 41.如申请专利范围第37项之方法,其中平坦化第一 金属层包括蚀刻。42.如申请专利范围第37项之方 法,其中在沟渠中形成闸极包括沈积多晶矽层。43. 如申请专利范围第42项之方法,尚包括氧化该多晶 矽层以形成覆盖该多晶矽层其余部分之顶部氧化 物层。图式简单说明: 图1解释传统垂直沟渠DMOSFET之横截面图; 图2解释显示装置电阻性分量之传统垂直沟渠 DMOSFET之横截面图; 图3A以及图3B解释显示改良磊晶汲极展通电阻之晶 元密度利益之传统垂直沟渠DMOSFET之横截面图; 图4A-4D解释各种不同沟渠DMOS源极几何之平面以及 横截面图。图4A显示条纹几何。图4B显示正方形晶 元几何。图4C显示具有源极角落方块之正方形晶 元几何。图4D显示显示六角形晶元几何; 图5A-5F解释传统沟渠DMOSFET之台面设计规则。图5A 显示接触-至-沟渠设计规则。图5B显示接触-至-源 极设计规则。图5C显示主体之P+接触。图5D显示闸 极-至-源极短路例子。图5E显示非接触或是不足接 触之源极例子。图5F显示非接触主体之例子; 图6解释具有接触光罩态样以及具有N+源极延伸跨 越邻近沟渠之间之完整台面之传统条纹沟渠DMOSFET 之横截面图; 图7A、7B以及7C分别为具有接触光罩之“阶梯"-源 极沟渠DMOS之平面以及横截面图; 图8A为以薄金属层解释阶跃覆盖率问题之传统垂 直沟渠DMOSFET之横截面图; 图8B为以厚金属层解释阶跃覆盖率问题之传统垂 直沟渠DMOSFET之横截面图; 图8C以厚金属层解释键孔问题; 图9A解释传统沟渠DMOSFET中之多晶矽闸极滙流排之 上方之金属层阶跃覆盖率问题之横截面图; 图9B解释传统沟渠DMOSFET中之闸极沟渠贯穿之平面 图; 图9C解释显示沟渠DMOSFET中之最小多晶矽再充填厚 度之横截面图; 图10A为显示等效垂直MOSFET晶元密度为台面宽度之 函数图形; 图10B为显示等效垂直MOSFET晶元密度为晶元节距之 函数图形; 图11A-11E为解释用于在沟渠-闸极MOSFET中制造超自 我对准(SSA)源极接触之处理顺序步骤之横截面图; 图12A和12B为显示以传统接触光罩之MOSFET(图12A)与 使用SSA处理(图12B)制造之MOSFET比较之横截面图; 图12C显示藉由SSA处理制造之MOSFET,但是具有覆盖沟 渠之接触-光罩-定义之氧化物态样; 图13为垂直DMOS晶元周长比率A/W为台面宽度之函数 之图形; 图14为垂直DMOS晶元周长比率A/W为晶元密度之函数 之图形; 图15A-15D为SSA沟渠DMOSFET各种不同具体实施例之横 截面图。图15A显示全部台面N+源极其中P-主体为在 第三维中接触。图15B显示类似于图15A显示之具体 实施例,除了MOSFET包含深嵌位二极体。图15C显示类 似于图15B显示之具体实施例,除了MOSFET包含相当浅 之嵌位二极体。图15D显示一具体实施例其中源极 金属与P+主体接触以及其中没有嵌位二极体; 图16A为解释累增崩溃开始时在沟渠角落发生之冲 击离子外形之横截面图; 图16B为崩溃电压BVDSS为闸极氧化物层厚度之函数 图形; 图17A为解释介于闸极与汲极之间之寄生电容(CGD) 、与沟渠-闸极DMOSFET主体之间之寄生电容(CGB)以及 汲极之间之寄生电容(CGS)之图形; 图17B为解释闸极电压Vg为闸极电荷Qg之函数之图形 ; 图18为具有“阶梯"P+源极-主体设计以及沟渠中厚 底氧化物之条纹几何之SSA沟渠DMOSFET之透视图; 图19A-19F为各种不同源极-汲极设计之平面图。图19 A显示具有连续N+源极之“波纹状"P+主体接触区域 。图19B显示具有周期性P+金属带之波纹状P+主体接 触区域。图19C显示具有N+源极“岛状"之连续P+主 体接触区域。图19D显示“竹状"阶梯结构(交替N+与 P+区域)。图19E显示具有P+主体接触“视窗"之连续N +源极区域。图19F显示与周期性P+金属带交替之P+ 主体接触“视窗"; 图20A、20B以及20D解释用于电压-钳位沟渠-闸极 MOSFET闸极至源极之多晶矽二极体配置之电路图。 图20C显示多晶矽二极体配置之横截面图; 图21A解释具有在磊晶层形成之后立即植入之重叠 高度掺杂埋入层之沟渠底部之厚氧化物层之SSA沟 渠DMOSFET横截面图; 图21B以及21C显示类似于图21A显示之具体实施例之 具体实施例,除了该埋入层在沟渠形成之后以及在 沟渠以闸极材料填入之前植入以外; 图22为用于制造包含变化之SSA沟渠DMOSFET之处理流 程图; 图23为SSA沟渠DMOSFET之横截面图,包含活性晶元阵列 、闸极滙流排、多晶矽ESD二极体以及边缘界限; 图24A-24Q逐步解释用于制造SSA沟渠DMOSFET之处理,包 含活性晶元阵列、闸极滙流排、多晶矽ESD二极体 以及边缘界限; 图25A-25C解释用于制造在底部具有厚氧化物层之沟 渠处理之横截面图; 图26A显示传统MOSFET之掺杂物设定档; 图26B显示使用如本发明之链锁主体植入而形成之 MOSFET之掺杂物设定档; 图27A-27D显示可以使用沈积金属接触层之高压处理 制造之MOSFET结构;以及 图28A-28D解释如本发明制造另一MOSFET之处理步骤。 |
