| 主权项 |
1.一种无外引脚式积体电路封装方法,包含:提供一导线架,其系具有复数个引脚以及复数个连接条,且该导线架系定义有复数个矩阵排列之单元区,该些引脚系位于该些单元区内并连接该些连接条,该些连接条系位于该些单元区之间;设置复数个晶片于该些单元区内;贴附该导线架至一胶带;形成一封胶体于该胶带上,以覆盖该些引脚与该些连接条;选择性移除该胶带,以显露该些连接条,而该胶带被保留于该导线架之部份系形成为复数个蚀刻遮罩部,其系对应于该些单元区;在该些蚀刻遮罩部之保护下,蚀刻该导线架,以去除该些连接条;及切割该封胶体,以单体分离出复数个无外引脚封装构造。2.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中选择性移除该胶带之方法系为切割。3.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中在切割该封胶体之后,另包含:移除该些蚀刻遮罩部。4.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中在切割该封胶体之前,另包含:移除该些蚀刻遮罩部。5.如申请专利范围第3或4项所述之无外引脚式积体电路封装方法,其中移除该些蚀刻遮罩部之方法系为紫外光照射。6.如申请专利范围第4项所述之无外引脚式积体电路封装方法,其中,在移除该些蚀刻遮罩部之后,另包含:电镀形成一金属层于该些引脚之显露下表面及复数个引脚侧面。7.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中,在设置该些晶片之后,另包含:电性连接该些晶片与该导线架之该些引脚。8.如申请专利范围第7项所述之无外引脚式积体电路封装方法,其中,该电性连接方法系包含有:利用打线方式形成复数个焊线。9.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中该些晶片系贴附于该胶带。10.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中该些晶片系贴附于该导线架上。11.如申请专利范围第10项所述之无外引脚式积体电路封装方法,其中该导线架系更具有复数个晶片承座,该些晶片系贴附于该些晶片承座。12.如申请专利范围第1项所述之无外引脚式积体电路封装方法,其中该些蚀刻遮罩部之覆盖面积系小于该些单元区。13.一种无外引脚式积体电路封装构造,包含:一导线架,其系具有复数个引脚,每一引脚系具有一下表面与一引脚侧面;一晶片,其系电性连接至该些引脚;一封胶体,其系覆盖该些引脚且显露该些引脚之该些下表面与该些引脚侧面;以及一由一胶带所形成之蚀刻遮罩部,其系覆盖该些引脚之该些下表面。14.如申请专利范围第13项所述之无外引脚式积体电路封装构造,其中该些引脚侧面系为蚀刻凹口。15.如申请专利范围第13项所述之无外引脚式积体电路封装构造,其另包含有一填充油墨或一防焊材料,其系形成于该些引脚侧面。16.如申请专利范围第13项所述之无外引脚式积体电路封装构造,其另包含有复数个焊线,以连接该晶片之复数个焊垫与该些引脚。17.如申请专利范围第13项所述之无外引脚式积体电路封装构造,其中该晶片系设置于该蚀刻遮罩部上。18.如申请专利范围第13项所述之无外引脚式积体电路封装构造,其中该导线架系更具有一晶片承座,该晶片系贴附于该晶片承座。图式简单说明:第1图:习知无外引脚式积体电路封装制造在锯切前之截面示意图。第2图:习知无外引脚式积体电路封装制程之流程图。第3图:依据本发明之第一具体实施例,一种无外引脚式积体电路封装方法之流程图。第4A至4J图:依据本发明之第一具体实施例,该无外引脚式积体电路封装方法之元件截面示意图。第5图:依据本发明之第一具体实施例,一导线架之下表面示意图。第6图:依据本发明之第一具体实施例,在选择性移除该胶带后该导线架之下表面示意图。第7图:依据本发明之第二具体实施例,另一种无外引脚式积体电路封装方法之流程图。第8A至8G图:依据本发明之第二具体实施例,该无外引脚式积体电路封装方法之元件截面示意图。 |
