| 主权项 |
1.一种半导体记忆体装置,包含:i)一基体,包含至少一电晶体,该电晶体包含源极、汲极及闸极,ii)第一绝缘层,在该电晶体上,具一上表面,iii)至少一电接触,自源极及汲极之一延伸至该第一绝缘层上表面,iv)一位元线层,在第一绝缘层上之第一及二约平行位元线,其间隔界定第一及二位元线间之区域,v)至少一堆叠电容器,于第一及二位元线间区域,该堆叠电容器经位元线层延伸至该电接触。2.如申请专利范围第1项之半导体记忆体装置,另包含一第二绝缘层在位元线层及第一绝缘层间,及一位元线突出经第二绝缘层延伸至该电接触之一。3.如申请专利范围第2项之半导体记忆体装置,其中之第二绝缘层包含硼磷矽化物玻璃、四乙氧基矽烷或其任何组合。4.如申请专利范围第1项之半导体记忆体装置,其中各位元线包含侧墙及侧墙上之氮化矽间隔物。5.如申请专利范围第1项之半导体记忆体装置,另包含一第三绝缘层在位元线层,及其中堆叠电容器经第三绝缘层及位元线层延伸。6.如申请专利范围第5项之半导体记忆体装置,其中之第三绝缘层包含硼磷矽化物玻璃。7.如申请专利范围第1项之半导体记忆体装置,其中之源极及汲极在基体形成。8.如申请专利范围第1项之半导体记忆体装置,其中之第一绝缘层包含硼磷矽化物玻璃。9.如申请专利范围第1项之半导体记忆体装置,其中之接触包含掺杂多晶矽。10.如申请专利范围第1项之半导体记忆体装置,其中之第一及二位元线包含钨。11.一种在半导体基体上制造半导体记忆体装置之方法,包含以下步骤:a)提供包含至少一电晶体之半导体基体,该电晶体包含源极、汲极及闸极,b)沈淀第一绝缘层,其上表面在该电晶体上,c)形成至少一电接触,自源极及汲极之一经第一绝缘层延伸至第一绝缘层上表面,d)在第一绝缘层上形成一位元线层包含第一及二约平行位元线,间隔该等位元线以界定第一及二位元线间区域,及e)在第一及二位元线间区域形成至一堆叠电容器,该堆叠电容器经位元线层延伸至电接触。12.如申请专利范围第11项之制造半导体记忆体装置之方法,a)在该半导体基体上提供至少一电晶体,该电晶体包含源极、汲极及闸极,b)形成侧墙间隔物及盖以包围该电晶体,c)在该电晶体上沈淀一第一绝缘层,d)形成至少一接触自至少源极及汲极之一延伸至第一绝缘层上表面,e)将第一绝缘层及盖平面化形成第一上表面,f)利用微影及蚀刻形成接触通道于第一绝缘层提供至少一电接触,该电接触通道自基体延伸至第一上表面,并沈淀掺杂多晶矽层,以掺杂多晶矽填充接触通道及将掺杂多晶矽层平面化为第一上表面;g)在第一上表面沈淀第二绝缘层,形成第二上表面;h)利用微影及蚀刻形成位元线接触通道以形成至少一位元线接触及支撑接触,该位元线接触通道自该接触延伸至第二上表面,及形成一支撑通道,该支撑通道自基体延伸至第二上表面,及沈淀第一金属层,以金属材料填充位元线接触及支撑通道;i)利用在第一金属层上沈淀第一氮化物层形成至少一位元线,利用微影及蚀刻氮化物层及第一金属层界定该位元线及在位元线至少一侧形成氮化物侧墙间隔物;j)沈淀第三绝缘层以形成第三上表面,k)利用微影及蚀刻电容器凹形形成一组凹形堆叠电容器,其中之凹形自第三上表面经第二及三绝缘层延伸至第一上表面,及其中之凹形在位元线间形成;沈淀扩散阻挡层,沈淀第一电极层及蚀刻阻挡层及第一电极层以自第三上表面去除阻挡层及第一电极层,界定节点电极,沈淀电容器介电层及沈淀第二电极层及蚀刻第二电极层,界定接地电极。图式简单说明:图1显示DRAM元件之电等效。图2显示依照本发明之装置顶视图,说明形成电晶体之作用区相关位置,包含记忆体装置之字元线及位元线及电容器位置。图3显示依照本发明之替代实施例装置顶视图,说明形成电晶体之作用区相关位置,包含记忆体装置之字元线及位元线及电容器位置。图4是依照本发明之记忆体储存装置概略正视图,显示之基体包含之电晶体在生产整个装置过程中形成储存装置。图5显示图4之架构完成后之架构。图6显示依照本发明之DRAM架构替代实施例。 |
